давеча мучился, настраивал. трудно было. вот результаты, мож кому сгодится.
есть у xilinx appnote с тестовым проектом подключения последовательного АЦП от ti. запустили, модифицировав под наш дизайн: нашли проблему, фаза фреймового клока была сдвинута на 180 гдадусов, отчего половина слова была старых данных, а половина новых. что давало в данных выброс 256 точек в определенные моменты. это я потом догнал, что фаза сбегает... немного покурил даташит от serdes, сделал на них десериализатор. проблема возникла где найти битовый клок, сдвинутый на 180 градусов, так так для serdes в режиме ddr нужем клок одновременно нормальный, и сдвинутый на 180 град. а у меня и битовый и фреймовый клоки были разведены на региональные клоковые ноги. сначала сделал как умный: завел эти клоки на глобальные тактовые буферы (надо было сообразить еще, как это сделать...), потом на dcm и и брал выходы 0 и 180 град. долго мучился, нифига не заработало. потом плюнул, завел битовый клок через bufio, а сдвинутую на 180 град копию следал так: clk_frm_180 <= not clk_frm_0; после этого в нетлисте появился инвертер, который я планоходом разместил поближе к буферу. однако, результаты разводки меня удивили: посмотрел fpga эдитором, увидел что клок с bufio идет на serdes безо всякого инвертера... что меня здорово озадачило, ибо стало резко лучше, судя по тестовому паттерну. Потом, пришлось заменить dcm фреймового клока на pll, почему-то плл-кой фазу фрейма подбирать было намного лучше. побобрал фазу фреймого клока с точностью до 1 бита (т е был сдвиг на 1 бит), чтобы сдвинуть еще на 1 бит пришлось поменять местами clk_frm_180 и clk_frm_0. после этого все заработало, и даже ацп показало положенные ему по даташиту С/Ш в 70 дб, что нас очень удивило и порадовало. на данном этапе нас это устроило, однако надо поднимать все 4 канала ацп, что , как показала практика, не слишком удобно. так что конструкторская мысль заработала далее, и пришла к мысли использования начальной калибровки каналов ацп при помощи фичи сердеза под названием bitslip. те, битовый клок подается через bufio, фреймовый клок делается делением битового на 8 в bufr. фаза подбирается тем самым битслипом. в настоящее время идея в стадии разработки и апробирования. Если есть у кого оптыт борьбы с последовательным АЦП и virtex5, прошу поделиться. топик про альтеру читал, но тут важны проблемы технологического плана: какие примитивы и констрейны, и как использовть