ISE 7.1 SP3,Modelsim SE 6.0a, Spartan 3, DCM -Digital Clock Manager. При пост-лэйаут моделировании все прекрасно. Даже могу двигать фазу клока. То есть при изменении параметра PHASE_SHIFT наглядно вижу, что фаза меняется. Но! Есть проблема. Дело в том, что внешний клок я подаю на глобальный буфер и распределяю его на все 4 DCM, что есть на кристалле. Так вот, при нулевом заданном сдвиге фазы внутренний клок отстает от внешнего сигнала на 1945 нС - при тактовой 100МГц это многовато. Как выяснилось, эта задержка набегает на входном буфере плюс глобальный буфер. Что в общем понятно. Непонятно другое. При изменении параметра DESKEW_ADJUST (от 0 до 15) в симуляции не меняется НИЧЕГО. Вроде как этот параметр специально для этого сделан, а не работает. Кому-то удавалось увидеть результат действия этого параметра при моделировании? Вопрос не в выравнивании фаз - я это могу сделать сдвигом фазы, а в принципе. Ведь на живой железке наверняка этот параметр действует как-то. А это значит, что симуляция неадекватна. К сожалению, живого чипа нет пока. Да и сдвиг фаз в 1.9 нС померить затруднительно. Да и клок-то внутри сидит, фиг померяешь. Только моделирование и спасает. А вот, оказывается веры ему как бы нету... Кто что скажет?

Уважаемый а какой сигнал у Вас подан на FeedBack вход? к тому сигналу оно его и притягивает по фазе...

Ну хоть кто-то отозвался :-)
Как и положено, на фидбек подан выходной сигнал DCM CLK0 после глобального буфера. Все как книжка пишет. Да все правильно там притягивает. Вопрос был об отсутствии реакции модели на изменение параметра DESKEW_ADJUST.

это еще вопрос и точности вашего симулятора, с какой точностью он прошитывает, поскольку перекос на сигнале клок весьма малая величина

"Наш" симулятор - Моделсим. Разрешение - 1 пикосекунда. Тогда скорее уж вопрос в точности модели. Судя по документации, упомянутый параметр как раз и служит для компенсации небольших сдвигов - порядка единиц наносекунд. Уж во всяком случае, даже 10 пикосекунд уже было бы заметно в симуляторе. Ан нет. Потому и вопрос возник - "а как на самом деле?".

тогда ничего в голову не приходит пока

В руководстве Xilinx'a сказано что ModelSim DCM полностью правильно не моделирует и задержки могут быть левыми т.к. он не обрабатывает правильно Xilinxовский SDF файл в котором они для DCM'a лежат.

И еще DESCEW это параметр для входного клока при каком дрожжании вх. клока не будет отрубаться DCM... по крайней мере мне так показалось при прочтении шита может и напутал, а PHASE_SHIFT о крайней мере в Virtrex II работает проверял