работать с ASIC уже можно - изучайте iod_asic_user.pdf

А где взять?

А подправление .dev-файла руками на тему добавления типа PLLDIFF к нужным мне пинам сработало. Осталось таки въехать, можно ли задать такое правило свопа, навроде "цепь INCK должна быть подключена к пинам типа PLLDIFF, а цепь IN к пинам типа DIFF, и они обе обязаны быть в одном банке, но все равно в каком."

поэтому это Я буду в декларативном порядке сообщать программисту какие сигналы на каких ножках будут, а не ОН мне. Т.к. ему это фиолетово, а мне на плате - нет. Случай с DDR модулем немного другой, но там тоже от программиста немного зависит.

Вопрос к fill, есть ли возможность генерировать символы с помощью скриптов, так, как возможно в DC. Сейчас получается двойной путь, если речь идет о символе пользователя. Сначала генерируем символ из текста в slb, затем импортируется в DC, и наконец транслируется в DxD. Есть ли такая возможность сгенерировать свой символ из текста в IOD, чтобы потом перенести его в DXD. Возможно вопрос глупый, с IOD не работал, поэтому и прошу направить.

Более подробно что за скрипты вы используете, т.е. вы получаете на выходе символ с нужно графикой?
Вот вам предмет для изучения Нажмите для просмотра прикрепленного файла

думаю вопрос по теме IOD7.4
1.четыре листа Design1 имеют нормальный вид, для ПЛИС в Bloks - табличный.
Решение д.б. простое (раньше же был нормальный вид, но где то и что то нажал).
Как вернуть к нормальному виду ПЛИС ?

Он остался отдельным - ведь его можно использовать не только с Expedition. Просто его релизы синхронизуют теперь с текущим релизом EE, ведь внутри IOD можно создать сразу project в формате DxD и если его формат не совпадет с текущими возможностями DxD то ...

Вот вам предмет для изучения Нажмите для просмотра прикрепленного файла

Вы будете смеяться, но символ транзистора сгенерировать не удалось. Пишет нечетное число ног.
Она даже не открывает символ транзистора из demo папки.

Но даже и без этого недочета могу ответственно сказать Symgen и компилятор AXEL полный отстой.
Там недочетов вагон и маленькая тележка. Не буду всего расписывать, но я изучил и прощупал эту
тему досконально. Принципиально не удастся сделать символ детали, который потом не придется
вручную подравнивать, подкорректировать , подправлять и так далее. Не говоря о том, что нечетное число
ног он просто не понимает.
Так что для больших чипов остается только один вариант IOD, а для дискретных элементов вручную
рисовать. Может оно и правильно.

Т.к. судя по всему многие до сих пор не понимают, что такое IOD и зачем он нужен, попытаюсь популярно объяснить это в приложении к ПЛИС:

1. Предположим мы начинаем новый проект платы в которой будет стоять ПЛИС(ы).
2. Проработали функционально наш проект и определили какие сигналы (цепи) будут подключены к ПЛИС.
3. Можно начинать определение ПЛИС, используя проект в IOD, сделать это можно несколькими путями:
а) Написали VHDL(Verilog) файл в котором есть "шапка", т.е. определены порты - соответственно его можно:
- прочитать в IOD и таким образом список сигналов окажется в IOD.
- передать разработчику ПЛИС (естественно если не он сам его сделал) для дальнейшего формирования функционально\структурного описания внутренности ПЛИС
б) Ввели сигналы непосредственно внутри IOD:
- можем сгенерить VHDL(Verilog) файл и передать разработчику ПЛИС.
4. Выбрали изготовителя ПЛИС, конкретный device и маршрут ПЛИС.
5. Сделали предварительное присвоение выводов внутри IOD.
6. Генерировали\нарисовали символ(ы) внутри IOD.
7. Экспортировали символы\PDB в DxDesigner.
8. Нарисовали схему платы в DxD.
9. Создали проект платы и сделали размещение.
10. Обратно аннотировали размещение в IOD.
11. Сделали перераспределение выводов для улучшения длин соединений и распутывания их.
12. Теперь надо связаться с разработчиком внутренности ПЛИС на предмет передачи ему информации о текущем распределении выводов. Передать ему можно любой файл из трех типов:
- P&R_Constraints_File (Actel (.pin, .gcf or .pdc), Altera (.csf or .qsf), Xilinx (.ucf), Lattice (.lpf)
- Pin Report File (Actel (.rpt), Altera (.pin), Xilinx (.pad or .csv), Lattice (.pad)
- FPGA Xchange File
Как правило любой из этих файлов могут прочитать (а также генерировать) системы разработки ПЛИС и таким образом ему не нужно будет в ручную определять выводы.
13. После того как разработчик ПЛИС одобрил это размещение или предложил свое переделанное (через такой же файл), вы решаете задачу трассировки платы. Походу этого естественно могут возникать вопросы дальнейших итерации по перераспределению выводов ибо как у разработчика платы может возникнуть потребность в этом, так и у разработчика ПЛИС - все это решается через процесс аннотаций и генерирования указанных выше обменных файлов. Процесс контролирует "Синхронизатор" - если изменились какие-либо подключенные к проекту IOD файлы, он это увидит и предложит соответствующие действия.

Естественно последовательность процесса и составные части каждый из вас сможет выбирать на свое усмотрение.

А это не пробовали http://www.pcbmatrix.com/Products/SymbolWi.../DxDesigner.asp

Вот... Первая попытка работы с IOD...
Ввел сигналы, назначил, создал символы в визарде, экспортировал. Получил два блока в моем проекте - "name" и "name_top" где "name" то, как я назвал в iod. А, собственно, как мне теперь все это соединить с моей схемой? Где мне взять символ, соответствующий тому, что я описывал в IOD, чтобы его поставить в схему?

если без ЦБ, то из Symbols/Symbol_View/local_symbols , т.е. стандарный ввод элемента на схему

Да, там такой символ есть, но этот символ уже задействован в блоке "<name>_top", сгенеренном IOD-ом. Вот это меня смущает. Т.е. как я понял в этом блоке IOD понацеплял к нему цепей, но вот что дальше делать с этим блоком, я не понимаю. И символа, который соответствует этому "топовому" блоку я не вижу.

Или этот "топ" надо переместить из блоков в схемный лист проекта? Или вообще "забить" на него и по образу и подобию как в топе все подключить там, где мне надо?

(2007.7 версия, и IOD оттуда же встроенный)

даю картинку, если не поймешь - завтра уточним

Тема... Ну в общем не совсем раскрыта. Поясните назначение того, что находится в Blocks и кончается на _top (у Вас XC35S700AN-4FGG484C_top). Все символы я нашел, но я не понял смысла этого блока с окончанием на "top" - я должен его как-то его использовать, или это образец, как подключать все символы? Лично у меня в этом блоке, кончающемся на _top, установлен как раз сгенерированный функциональный символ, распихано часть .pcb-символов с питаниями, не касающимися IO, config, JTAG, и к ним подведены "обрывки" цепей с названиями, как я их указал в IOD-е.

Я тоже использую функциональный символ, но я не совсем понимаю, как правильно его использовать, и для чего мне сгенерили этот самый блок, кончающийся на "_top"

то что находится в Blocks не трогай, функциональный символ и есть блок (как я понимаю) и он прописан в секции Blocks
top это верхний уровень, под ним лежит подсхема функциональ\ного символа

обрывки цепей (это имена сигналов IOD) в символьном элементе превращаются в имена пинов и к ним в DxD подключить можно любую цепь или шину (если в IOD имеется шина то для DxD к функциональному символу возможно подключить шину с кол-вом сигналов прописанных в IOD или иначе не пройдешь упаковку)

В общем - конкретизирую вопрос. Как мне подключить блок "<name>_top" к схеме, чтобы все подключения цепей VCC/GND, сделанных IOD-ом, учитывались в моем проекте?

вставляй в схему функциональный символ и свои два pcb JTAG и питания

вижу ты делал замену имен питания в Preferences/SymbolGeneration

Да как я могу вставить символ питания, когда IOD сам его должен подключать в зависимости от того, какие VCC на какой банк нужны с его точки зрения. Иначе зачем он мне все эти питачные сигналы авто-присваивает? Или мне вручную каждый раз в процессе оптимизации там питачи перекидывать?

Я не понял, как это дать картинки в ворде... Но скриншот могу:

ты можешь пойти по нескольким путям с питанием например:

Вы мне вот что скажите - а я могу просто как-то подключить тот самый блок, который на _top кончается, к проекту? Чтобы он стал одним из листов схемы. Меня бы это устроило полностью и безоговорочно...

1.мы в нете, поэтому без вы
2."блок, который на _top" повторяю еще раз,не трогай, бери символы из локальной базы

1. Не привык я так, сорри.
2. Ну меня не устраивает из локальной базы. Ну не удобно это, когда IOD сам мне создал целый лист где все уже сам из локальной базы взял и подключил к нужным мне цепям! Зачем мне повторять всю работу, которую за меня сделали автоматом? Я просто хочу понять, как мне это использовать.

Вторая ( _top) для отображения "внешнего интерфейса", ее можно использовать только для копирования ее кусков на собственную схему. Если внимательно посмотрите на схему _top то увидите, что в отличие от подсхемы функционального символа на ней нет портов для связи цепей по иерархии и соответственно нет и ее символа.

Вот! Спасибо! Этого ответа я и добивался изначально. Правда я надеялся, что этот лист схемы (_top) целиком можно без копирования поставить одним из листов design-а (типа как-то перетащить его туда, сменив "родителя" в дереве), чтобы он просто если что автоматически перегенерировался IOD-ом, после чего FA, и вуаля. Как всегда, надежды на удобство в работе не оправдываются. Ну а так, в общем то, после каждой перегенерации, если она привела к изменению на этом листе, не особо велик напряг скопировать его содержимое в лист из design-а. Просто я не вижу смысла ставить символ самостоятельно, и подводить к нему цепи и шины, когда это уже сделано за меня автоматом

Насчет идеологии пикада - Вы не правы, как раз в пикаде все назначения питания я предпочитал делать в скрытых пинах (читай в pdb). А в данном конкретном случае у меня есть свои соображения для выноса питаний в символ, тем более, что подключает цепи питания к символу сам IOD.

И не тащу я все пины на символы. Это отчетливо видно на скриншоте. Исключительно задействованные.

Using this flow, the pin numbers of the symbols are not swapped, as is done during typical back
annotation from Expedition PCB. Instead, the net names and net stubs that have been placed on
the schematic are swapped.

3. Наиболее простой и производительный способ - это на символы выносить только пины с назначенными сигналами и не создавать отдельных пинов\символов для питания и т.п. В этом случае вы имеете функциональный символ на котором присутствуют все сигналы (многие в виде шин) который просто размещаете на вашей схеме и подключаете к нему цепи платы. Все остальные цепи\пины питания и т.п присутствую в PDB сгенеренном из IOD (раздел Supply_NC) и появляются на плате как глобальные цепи. Именно в этом случае нет никаких доп. шагов при различных перестановках, т.к. все изменения будут касаться только подсхемы генерируемой автоматом из IOD

как JTAG подключить ???

В 3м шаге генерации в Symbol Wizard'e есть пункт "CONFIG and JTAG pins", возможно у вас просто выбрано "Do not use CONFIG and JTAG pins"

Э-э-э, а PCB символ под этим функциональным есть? А JTAG-pin'ы на нем есть ?
Вообще говоря я делаю немного по другому: В редакторе символов создаю свой конфигурационный символ и затем импортирую его в IOD как PCB символ.
В таблицу сигналов при этом, эти выводы можно не добавлять. В общем получается довольно удобно.
P.S. Маршрут DC-IOD-EXP, но не думаю, что в данном случае это существенно.

если выбрать "использовать" то получается символ с сигналами JTAG и vref, а я НЕ ХОЧУ его иметь на схеме и контролировать.

а вот JTAG-pin'ы на нем нет - в этом и загвоздка

1. Ваять можно непосредственно внутри IOD - для этого и существует окно Symbol

2. Естественно данные пины надо добавить как на функ. так и на pcb символ.
Взять все пины JTAG (в окне пинов или сигналов) и перетащить на символ секундное дело. Чтобы не искать их в списке достаточно включить фильтр (например щелкнув на JTAG в заголовке окна Device - в результате в окне Pins останутся только пины JTAG).
Также добавить\перераспределить пины можно в последнем шаге Symbol_Wizard - когда перед вами таблица - слева не размещенные пины, справа размещенные.

В подсхеме сгенерированной IOD есть порт X_DONE?

Ничего дополнительного не требуется. Я модифицировал схему с двумя ПЛИС использованную в моем видео и все работает.
- добавил пины TMS, TDI, TDO, TCK на функ. символ и символ pcb
- сделал экспорт символов и схемы
Все упаковывется и аннотируется.

Вопрос - а как IOD сказать не перегенерировать подсхему? то есть - вручную создан лист подсхемы и на него поставлены символы _pcb, а при следующей синхронихации IOD заменяет лист на сгенеренный самостоятельно....

Если делаете экспорт схемы, то естественно схема генеририруется заново.
А зачем делать вручную именно эту подсхему, сделайте подсхему под другим именем, если вы ее все равно редактируете вручную. Символы _pcb на ней обновятся автоматом после экспорта из IOD.

В подсхеме сгенерированной IOD порта X_DONE у меня почему то НЕТ
я вижу на "вид внутри первого блока Нажмите для просмотра прикрепленного файла" у тебя для каждого сигнаа TMS, TDI, TDO, TCK имеется порт, который отсутствует у меня


как обычно у fill все работает
сделал
1.пин DONE добавлен на на функ. символ и символ pcb - это видно на двух первых картинках
2.проблема только с добавлением сигнала X_DONE, т.к. без него все все упаковывется и аннотируется