имеем:
1. 8-ми канальный блок А , один из его сигналов CS
2. 4-х канальный блок Б , один из его сигналов CS
3. обычный одноканальный блок В, у которого есть сигналы CSx[1..12]
4. шина CS[1..12]

каким образом мне объяснить альтиуму, что к шине CS[1..12] сигналы блока А должны попасть в диапазон 1..8, сигналы блока Б должны попасть в диапазон 9..12 ? как это отображается графически и синтаксически? приемы из Quartus не проходят, альтиум ругается то на одно, то на другое...

в более простом случае, когда количество каналов в блоке равно разрядности шины, подключение вроде как проблем не составляет:

Делалю надо покопаться в архивах. Может дома.

Да. дома. в целом таk
для 8 канального блока repeat (xxxxA,1..8) получат с 1 по 8
для 4 канального блока repeat (xxxxA,9..12) получат с 9 по 12

А с другими заводите прямо шиной (это которые Data[1..8] и аналогичные) на sheet entry

Ах да. забыл. Года 3 назад там была одна бяка. Вы в нее не попадете. Надо посмотреть может исправили.
Если нет. отпишу в соседней ветке. Авось подправят в очередном релизе. Бека была очень не хорошая.
Смысл заключался если такие блоки на разных листаз имели одинаковые имена-- связи присваивались с потерей совпадающих блоков!!!. Пришлось там грабли боком обходитью

ну пока лучше не стало. уже оставил только два модуля - все равно ругается:
Class Document Source Message Time Date No.

[Warning] Block_scheme.SchDoc Compiler Nets Element[1]: C\S\ has multiple names (Sheet Entry AUX_SLOT4-C\S\(Input),Sheet Entry Clock Unit-C\S\1(Output) (Inferred)) 4:38:21 PM 9/25/2009 25
[Warning] Block_scheme.SchDoc Compiler Nets Element[2]: C\S\ has multiple names (Sheet Entry AUX_SLOT1-C\S\(Input),Sheet Entry Clock Unit-C\S\2(Output) (Inferred)) 4:38:21 PM 9/25/2009 26
[Warning] Block_scheme.SchDoc Compiler Nets Element[3]: C\S\ has multiple names (Sheet Entry AUX_SLOT2-C\S\(Input),Sheet Entry Clock Unit-C\S\3(Output) (Inferred)) 4:38:21 PM 9/25/2009 27
[Warning] Block_scheme.SchDoc Compiler Nets Element[4]: C\S\ has multiple names (Sheet Entry AUX_SLOT3-C\S\(Input),Sheet Entry Clock Unit-C\S\4(Output) (Inferred)) 4:38:21 PM 9/25/2009 28

прикладываю свой файлик...

наверное дано именовать цепь и по netlabel и по sheetentry
В иерархиях я обычно последнюю возможность отключаю

если не сложно, поясните пожалуйста.

Снимите флаг project/project option/option/Allow sheet entry to name net

блин, потратил два выходных на тщетные попытки скомпилировать иерархический проект. в итоге плюнул и вернулся к линейному варианту.
сначала читал документацию, затем исправлял ошибки в проекте, а потом долго пытался понять, почему один черт ничего не компилится. какие-то самые простые тестовые проекты удается скомпилить, а делаешь чуть сложнее - начинаются глюки. причем ничего не меняя в проекте ставишь другой режим видимости объектов в опциях проекта, потом возвращаешься к первому варианту и обнаруживаешь , что результат компиляции разный!!! т.е. разные ошибки!!! сделал нехитрый вывод, что в альтиуме есть баги в этом месте ((( пока пришлось отказаться, а очень жаль - иерархическая структура смотрится выгодно в больших проектах, читабельность документации на порядок выше

C разбегу не возмешь . Два выходных мало.
Мне только в двух случаях не пошло, пришлось обходным путем.
Там есть в одном месте грязновато.
Но это когда одно в одном, да несколько раз.
Не правильно назначают каналы, бывает что совпадают, и часть пролетает как птица в полете.