Цитата(Soflover @ Oct 4 2009, 20:49)

А два модуля рядом, если только их разместить в проекте, а все остальное убрать, синтезятся и упаковываются без проблем.
Вызывает желание посмотреть на код остального

У altera и xilinx глюков приводящих к неработоспособной схеме я еще не видел, но почему бы и нет?
Все ли хорошо с этим сигналом в RTL viewer, technology map viewer, нашли ли вы его в Chip planner разведенной схемы?
Конечно, можно пытать схему, отрезать от модулей куски, менять настройки синтезатора, мэпера и роутера, менять версию quartus-а, но только после лучшей фокусировки на проблеме.
Прошу прощения за бестактность, но на рассматриваемые signal-tap-ом сигналы наложен ли трибут "syn_keep"? Констрейны все прописаны, перепроверены и соблюдаются?