Прошу помощи!!

Возникла следующая проблема:
Из одного модуля в другой идет сигнал. В первом модуле сигнал жестко посажен на 1. На входе второго, при просмотре с помощью SignalTap, он становится 0.

Семейство ПЛИС: Stratix III

Сталкивался ли кто-нибудь с такой проблемой?

P.S.: Если эта тема уже поднималась, большая просьба переадресовать в нужную ветку.

2 Soflover - так а работает всё как задумывалось то ??
Посмотрите в мапере - как квартус его по лутам разложил - там сразу станет всё понятно

В том-то и дело, что не работает. Иначе зачем мне спрашивать?!

на счет мапера: спасибо за совет, завтра обязательно гляну. Пока могу сказать, что если сигнал посадить на 1 прямо на входе второго модуля, то работает как надо.

2 Soflover - скорей всего вы наворотили что-то - а квартус разобрал как мог или соптимизировал что нибудь

нет! к сожалению это не так.

так исходники в студию, где этот глюк проявляется.

гм... с этим проблема - уволят на фиг!

Зачем тут весь проект? Минимальный код, который приводит к проблеме в студию.

Простите, но я не понимаю вашего вопроса.
Есть в проекте два модуля, написанных на Verilog. Из одного есть выход, в другом вход. Зачем тут код?
Вопрос про то, была ли подобная проблема в софте или в семействе ПЛИС. А два модуля рядом, если только их разместить в проекте, а все остальное убрать, синтезятся и упаковываются без проблем.

Я прояснил ситуацию?

А в первом модуле в SignalTap'е на выходе "1"?

Была как-то такая же ситуация, думал, что все - крыша едет.

Оказалось, в проекте остался старый файл, который квартус и компилил, вместо нового.

Так что, скорее всего, у Вас тоже какая-нибудь простая ошибка.

Берете текущий проект с проблемой и отрезаете от него все модули по одному, пока проблема еще будет проявляться. И последний еще ошибочный результат в виде HDL-кода в студию. Возможно, необходимо будет какой-то дополнительный код написать.

Вызывает желание посмотреть на код остального
У altera и xilinx глюков приводящих к неработоспособной схеме я еще не видел, но почему бы и нет?
Все ли хорошо с этим сигналом в RTL viewer, technology map viewer, нашли ли вы его в Chip planner разведенной схемы?
Конечно, можно пытать схему, отрезать от модулей куски, менять настройки синтезатора, мэпера и роутера, менять версию quartus-а, но только после лучшей фокусировки на проблеме.

Прошу прощения за бестактность, но на рассматриваемые signal-tap-ом сигналы наложен ли трибут "syn_keep"? Констрейны все прописаны, перепроверены и соблюдаются?

Первым делом надо стереть все временные файлы, включая весь директорий db. И пересобрать. Если не поможет - искать глюки в своем описании. Было очень много похожих ситуаций, но все разрешались или стиранием всех временных файлов, или нахождением глюка в исходнике.

Я бы для начала глянул в RTL Viewer - что там происходит на самом первом этапе компиляции. Если и тут проблемы, то точно бага в исходниках.

Не, первый этап компиляции как раз и лажается при каких-то сбоях в db/