Здравствуйте. Народ! Объясните плиз. Вот например стандарт ввода-вывода LVDS на Virtexe'е (а может и на Спартаке2)
поддерживает скорость битового потока 600-800 Мбит/c. Но ведь микросхема не может работать на частоте 800Мгц. А тока
например 100Мгц. Значит на входе должен сразу стоять сдиговый регистр ,например 32 разрядный, соответсвенно скорость
падает в 32 раза =25 Мгц. Правильно? Значит самое узкое место в системе будет это сдвиговый регситр? Между ним
и pin'ом можно последовательную логику вставлять или не надо? Есть ли
разница - использовать один 32разрядный регистр или ,например, четыре 8разрядных,а то и восемьб 4разрядных.
Как вообще узнать максимальную частоту на которой могуть работать внутренние регистры, тригера и т.д.
Если вообще все не так тогда пожалуйста разъясните как. Заранее спасибо!

я бы посоветовл посмотреть харр238 там немножко есть про то как строить такие системы

про LVDS не расскажу - не занимался, а узнать максимальную частоту на которой могут работать внутренние регистры просто. поставьте подряд два регистра и все... компилируете, размещаете на кристалле и временной анализатор выдаст вам максимально возможную частоту. эта частота максимальна, т.к. комбинационных схем между регистрами нет, соответственно критический путь - это путь между регистрами (в Alter'е - между логическими ячейками, не знаю как в Xilinx)

про LVDS не расскажу - не занимался, а узнать максимальную частоту на которой могут работать внутренние регистры просто. поставьте подряд два регистра и все... компилируете, размещаете на кристалле и временной анализатор выдаст вам максимально возможную частоту. эта частота максимальна, т.к. комбинационных схем между регистрами нет, соответственно критический путь - это путь между регистрами (в Alter'е - между логическими ячейками, не знаю как в Xilinx)

это вы погорячились пожалуй.... максимальная частота определяется из даташита (ту которою вообще можно достичь хотя ее достичь весьма и весьма тяжело) максимальная скорость внутреннего регистра есть SetupTime+HoldTime - это то что он еще умеет отрабатывать, либо если Clock to Output больше то тогда эта величина время за которое триггер может передать со входа на выход, плюс всевозможные задержки на разводке

Пользовался LVPECL, максимум на что был способен Spartan 2e - 500 МГц (скрость счёта 4-х разрядным асинхронным счётчиком), хотя по результатам анализа задержек webpack выдавал 350 МГц.

на форуме comp.fpga.gogle.com народ говорил что виртексы4 разгоняли до 1ГГц )