Здравствуйте.

Имеется дизайн - PCI Express Endpoint Plus на Virtex5 LXT , нужно много памяти для кешА, решил прицепить через MIG DDR2 - на моей плате её 256МB, так что кеша можно нагородить сколько угодно Работаю в Xilinx ISE 11.3.
Раньше отдельно работал с MIG и с Endpoint Plus на Virtex5, дизайны были с одним клоковым доменом (клок или от MIG или от Endpoint).
Сварганил переходничёк клоковых доменов на фифошках+простенькие автоматы для загрузки/выгрузки, проверил на железе - данные гоняются без вопросов (клоки правда с разных сторон были от мига, но я думаю это не суть важно, на симуляции делал разные клоки - тоже всё работало). Сваял тестбенч - на тестбенче всё работает как часы: PCIE <->DDR2. А вот железо считает что оно не должно так работать как я планировал
Собственно глобальный вопрос к тем, кто уже собирал что то с Endpoint Plus+MIG для DDR2 - нету ли тут каких подводных камней ?
PCI Express Endpoint Plus работает как часы - проверено на других дизайнах, правда в одном клоковом домене.
Что имею:
1) при записи файла размером 1КБ - никаких сбоев.
2) при записи файла размером 4КБ наблюдаю разницу в записанных и считанных данных, смотрю чипскопом прямо на MIG-овском интерфейсе на собсно контроллер - иногда адрес начинается в самом начале не с нуля а с 2-х, иногда времянка на app_af_wren не как по ДШ.. в обсчем очевидно что неправильные данные, которые я читаю - это результат неправильной записи в этот самый MIG контроллер.
Вот и не могу понять как объём полученных данных может влиять на работу логики перед MIG (проверил по структуре модуля и на симуляции погонял его всячески - ну нет различия между 1КБ и 4КБ для него)

Как вариант - если кому не жалко и уже делали, поделитесь переходником клоковых доменов для MIG-а

Собирали. Подводные камни - только те, которые сами себе создали (не имеющие отношения к PCIe или MIG-у как таковому).
Единственный момент, на который имеет смысл обратить внимание - качественный опорный клок для MIG-а.

Переходник клоковых доменов - это async FIFO (есть в coregen-е) и минимум обслуживающей логики.

Я так и предполагал что это я где то налагал... У меня переходник клоковых это фифошки+автоматы, не знаю где можно там было налагать, но счас меняю дизайн чтоб вообсче минимальный функционал был с проверенных блоков, посмотрим-с...

Про учёт spread spectrum на PCIe случаем не забыли? Там как раз на длинных пакетах может модуляция частоты вылезти. И, кстати, с этим spread spectrum то ещё испытание для технологии clock domain crossing на метастабильность получается.

2 serebr - отдельно ж блок с PCIE работает как часы...
В обсчем убрал я свой переходник клоковых доменов, применил кросс-клок стробы и общение через теневую память (правда всё упрощённо донельзя) - уже пол часа гоняю - всё ОК
Так что выходит это мой первоначальный кросс-клок хитрый с автоматами был плохой хотя не знаю как там можно было ошибиться