В FAQ выложен следующий код

Хотелось бы знать, насколько это реально работает, в плане допустимо ли синхронизовать проект от Fout

Смотря какие требования накладываются на выходную частоту....
Надо понимать, что по сути у вас раз в 33 такта не будет синхросигнала

То есть максимальный peak-to-peak джиттер будет около 0.5*Т.
Ещё я не до конца понял с "умножением Fin на 2".
Насколько я понимаю verilog:
rgF :tff; - rgF это T-триггер.
На входе clk - частота Fin. Как на fin_X_2 получается при этом удвоенная частота - я не понял. Поясните плиз! Насколько я себе понял - она не изменяется.

Если я правильно понял, что периоды Fin и Fin_X_2 равны, то на выходе частоты больше чем Fin/2 не получится.

Тем не менее если среди ресурсов плиса есть хардварные вещи позволяющие работать с частотой (dcm) можно попробовать поднять частоту с их помощью. А тут варианты:

1. Поднимать чисто на dcm. Получится более чистый сигнал с точки зрения джиттера, но с учетом коэффициента - он все равно будет. Хотя в моем представлении сильно помешать чисто цифровой обработке не должен. (Если мне не отшибло память на dcm в Xilinx'ах такого коэффициента не получится т.к. максимально - 31/32).
2. Удваивать частоту на спец. ресурсах - а дальше применять схему выше (хотя мне кажется что она не совсем понятно описана, но принцип тот). Тогда будет результат как я описал выше. Если вас это устраивает, то почему нет?

Просто я как-то всегда считал, что без PLL задача преорбразования частот нерешабельна
А тут вон оно чо пишут


Ладно, вопрос снят
В примечании всё описано
Сори, проглядел
Тема закрыта

2 vasta
ксорить и колдовать в обсчем случае, на сколько я знаю, не под любой клок подходит.
И озвучте всё же камень.