Помощь - Поиск - Пользователи - Календарь
Полная версия этой страницы: v4fx20 глюки с DCM
Форум разработчиков электроники ELECTRONIX.ru > Программируемая логика ПЛИС (FPGA,CPLD, PLD) > Работаем с ПЛИС, области применения, выбор
rv3dll(lex)
BEGIN my_dcm_adv
PARAMETER INSTANCE = dcm_lvds
PARAMETER HW_VER = 1.00.a
PARAMETER C_CLK0_BUF = TRUE
PARAMETER C_CLKDV_BUF = TRUE
PARAMETER C_DESKEW_ADJUST = SOURCE_SYNCHRONOUS
PARAMETER C_CLKDV_DIVIDE = 6.0
PARAMETER C_CLKIN_PERIOD = 3.300000
PARAMETER C_CLK_FEEDBACK = 1X
PARAMETER C_DFS_FREQUENCY_MODE = HIGH
PARAMETER C_DLL_FREQUENCY_MODE = HIGH
PARAMETER C_PHASE_SHIFT = 0
PARAMETER C_CLKOUT_PHASE_SHIFT = DIRECT
PORT CLKIN = D_clk_to_dcm
PORT CLK0 = pll_out_0
PORT CLKFB = pll_out_0
PORT CLKDV = div6_dclk
PORT RST = dcm_rst
PORT LOCKED = dcm_lvds_lock
PORT DADDR = dcm_daddr
PORT DCLK = dcm_dclk
PORT DEN = dcm_den
PORT DI = dcm_di
PORT DWE = dcm_dwe
PORT DRDY = dcm_drdy
PORT PSEN = net_gnd
PORT PSCLK = dcm_dclk
PORT PSDONE = dcm_psdone
END


входной клок 300 мегагерц выходной 300 и 50
происходит нестабильное соотношение фаз между выходными клоками от включения к включению

по данным видно, что положительный фронт 50 мегагерц совпадает то с положительным фронтом 300 то с отрицательным и так работает пока не снимешь питание или не перересетишь DCM/

у кого такое было и как бороться?
DmitryR
Перейти на CLKFX. Для него совпадение однонаправленных фронтов гарантировано, в отличие от CLKDV.
rv3dll(lex)
Цитата(DmitryR @ Feb 18 2010, 14:51) *
Перейти на CLKFX. Для него совпадение однонаправленных фронтов гарантировано, в отличие от CLKDV.

так он вообще не захватывает
DmitryR
Поставьте CLKIN_DIVIDE_BY_2, LOW FREQUENCY MODE, 300 снимите с CLK2X.
rv3dll(lex)
что подавать на CLKFB ?
DmitryR
1x, как обычно.
rv3dll(lex)
не захватывает, но я в low режим не переводил. входной клок всётоаки 300мег

надо попробовать поставить второй DCM и подать на него 50 мегагерц с этого и на нём умножить
DmitryR
Цитата(rv3dll(lex) @ Feb 25 2010, 11:05) *
не захватывает, но я в low режим не переводил. входной клок всётоаки 300мег
Если вы поставили CLKIN_DIVIDE_BY_2 - у вас входной клок 150 МГц.
rv3dll(lex)
а какого порядка задержка этого триггера?
DmitryR
А где написано, что там триггер? Это параметр DCM, как там реализовано это деление - в принципе безразлично.
rv3dll(lex)
а сдвиг фаз теперь расчитывается по отношению к 150 мегагерцам?
DmitryR
Вы чем гадать уже бы попробовали - это ведь можно сделать даже на модели.
rv3dll(lex)
уже попробовал и на модели и вживую - ещё хуже
DmitryR
Вы меня так заинтриговали, что я в обед сам сделал модель: все ловится, восходящие фронты 300 и 50 совпадают. Модель post-route.
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.
Invision Power Board © 2001-2025 Invision Power Services, Inc.