Анонсировали еще одну FPGA будущего. И что интересно, руководит этой затеей опять-таки беженец из Xilinx. Я пару лет назад уже постил на electronix о новых ПЛИС спроектированными Xilinxовскими отщепенцами - правда тогда боролись за LowPower, а сейчас за High-Performance. Что-то разбегается народ из Xilinx во все стороны.

Гонят. ИМХО. Мне сложно понять, сколько бы хотела заплатить ксилинкс, за 1.6 ггц, но мне кажется что не мало.

Ага, а потом купят и похоронят, как Triscend.

Это понятно - в таких конторах (вида неповоротливых монстров) очень сложно реализовать свои прогрессивные идеи. Вот и создают контору под проект - это наверняка себя оправдает, если то, что анонсировано, будет сделано.

Только бы сделали лучше что-то приземленное. Типа недорогой ПЛИСки с 5-гбит трансивером для USB3.0 и хорошо защищенной флеш-памятью на борту, типа как у латисов.... А то какие-то запредельные частоты, где асики уже очень конкретные конкуренты при существующих ценах на ПЛИСы такого класса. Вот и будет очередной суперчип для прототипирования асиков

Что-то это где-то мы уже видели (идею). Scenix? И чем это все кончилось.

И вообще, статейка как-то выглядит странно:



Это как? Почему 2-х портовая память в два раза больше занимает, чем однопортовая? И зачем нужна 4-х и 8-портовая? Про такое вообще не слышал. И про "8Бит" объем конфигурации не понятно. Видимо, имело в виду 8 мегабит. Но почему 8?

Регистры процессора может быть.

Есть у меня знакомый асикостроитель (не SM) он говорил что так и есть, на однопортовку требуется в 2 раза меньше силикона чем на двухпортовку.


У хилых на последних чипах есть 4-х портовая память, значит зачем то нужно дсп приложения, процы и т.д. и т.п.

Если проект не липа и они сделают сквозной синтез, то чипы занятные будут. Я бы заюзал, только ели бы они не так много, а то вспоминается как то амбрик с 50ю ваттами на 1ГГц %)


Как я понял смысл в большой частоте нужен только для мультиплексирования конфигураций, с точки зрения user clock это классические плис 200/400 МГц. На частотах 800/1600 смысла в этих чипах нет.


Дык а смысл? у них и сейчас эти ГГц есть, только между двумя триггерами. Вся времянка теряется в интерконнекте. Не удивлюсь что часть спонсируется самими хилыми, которые не хотят лишнего риска.

Так, вроде, тут основную площадь сами ячейки памяти занимают, а не порты. Или двухпортовая ячейка в два раза больше однопортовой?


Хм. Потребность в двухпортовой памяти понятна - одновременно писать и читать. Других действий с памятью, вроде, пока не придумано. А зачем 4-х? Чтобы одновременно писать в два канала и в два канала читать? Ну, так такие задачи вполне могут параллелиться в разные блоки памяти. Не могу представить ситуации, чтобы жизненно необходимо было иметь 4 порта к памяти при наличии 2-портовой.

В свое время разрабатывал декодер TPC. Четыре порта были-бы ой как полезны .

я в подробности не вникал, SM придет объяснит %)


у хилых 1 порт записи - 4 порта чтения, такое может быть необходимо при больших регистровых файлах (есть процы типа нексперии там 8 портов чтения) или при ДСП обработке/кодировании (например делать отведения тапов) и т.д. и т.п. Да, все это может быть сэмулированно на двухпортовке, но ценой ресурса. А в предлагаемой архитектуре это сделано ценой мультиплексирования %)

ЗЫ. Просматривал работы MIT и наших вузов, видел работы по синтезу регистрового файла с 2 портами записи и 10ю портами чтения %)

Скорость. Из 4х портовки скорость чтения в 4 раза быстрее. А параллелится в разные блоки памяти, это не всегда возможно, и "в два раза больше по площади".

По поводу объема двухпортовки.
Я помню аппаликуху Альтеровскую, где нарисованы два поля памяти у двухпортовки и когда в одно поле пишется то из другого читается...
Что-то в этом роде...

мне кажется это просто пиар и не более...

Ячейка однопортовой 6 транзисторов, ячейка двухпортовой - 8. Т.е. "ядро" - 4 транзистора в виде закольцованного буфера, и пара ключей на 1 порт. Плюс обвес - дешифраторы адреса и мультиплексора выходов, которых удваивается. Т.е размер ячейки двухпортовки - примерно в 1.1..1.2 раза больше однопортовки (с учетом того, что кроме транзисторов место занимают еще и разводка и питания), размер обвеса - вдвое.

Конкретные примеры размеров (0.35 um, размеры в микронах, высота х ширина):
однопортовки:
1Кх8 - 450х1350
1Кх16 - 870х1400
2Kx8 - 870х1400
2Кх16 - 1450х1450

двухпортовки:
1Кх8 - 1120х700
1Кх16 - 1120х1300
2Кх8 - 1120х1300
2Кх16 - 2150х1320

Сравнивая площади - 1.3 - 1.35 раз. Так что про "в два раза" - полная лажа.

ну и картинко (two R/W ports 512x8 async RAM). Чтобы для того, чтобы понимать, сколько относительно друг друга занимает то, что удваивается, относительно того, что х1.1...1.2 . Ну и так, для "если что" - sync RAM это async, обвешанная регистрами и генератором импульса записи.

ЗЫ
А вообще тот же SpeedSter у achronix на 1.5 GHz работает... Так что еще хрен его знает, даст ли эта архитектура что-то такое экстраординарное.

Для 0.35 это так. Для более мелких техпроцессов

65nm LP Single-Port SRAM cell 1.05 X 0.5 = 0.525um^2
65nm LP Dual-Port 8T SRAM cell = 0.97um^2

65nm LP Single-Port SRAM Block 128x32 mux4 176.00x67.00 = 11792um^2
65nm LP Dual-Port SRAM Block 128x32 mux4 307.00x68.00 = 20876um^2

20876 / 11792 = 1,77

Для 40 нм коэффициент подтягивается к двойке еще ближе.

Это не из-за нанометров, а из-за мелкого объема. чем меньше по объему массив памяти, тем больше места занимает обвес относительно массива памяти.

Гипотеза не верная.

65nm LP Single-Port SRAM Block 2Kx16 mux4 113.00x313.00 = 35292um^2
65nm LP Dual-Port SRAM Block 2Kx16 mux4 185.00x454.00 = 83990um^2

83990 / 35292 = 2.38

ну значит просто вендор либы такой, не хотел двухпортовку соптимизировать, и сделал ее из соображений "чтобы было"... Потому как все эти технологии отличаются друг от друга масштабированием линейных размеров, и нет никакой такой весомой причины, чтобы пропорции у 0.35 капитально отличались от пропорций у 0.065.

ЗЫ. У меня вендор Synopsys Libra-Visa

для парочки вендоров 40нм - подтверждаю разницу 2+

и обратите внимание на тактовую

1порт
Column Mux Option : 4
Number Of Banks : 1
Operating Frequency range : 748-2208 Mhz
Memory Area : 139.44 x 70.42 = 9819 square microns

2порт
Column Mux Option : 4
Number Of Banks : 1
Operating Frequency range : 555-1451 Mhz
Memory Area : 278.74 x 73.92 = 20604 square microns


наверно 1 портовку вылизывают чище, но чтобы уж внаглую халявили - не верю, наверно объективные причины есть (типа сигнал интегрити для зазумленой 0.35 топологии не пройдет)






те же регистровые файлы в DSP, у TI64x вроде бы 6 портов регистровый файл (та же SRAM) 4-чтение, 2-запись

я тоже считаю, что все эти многопортовки в микропроцессорных архитектурах от слабого воображения программистов - всяческим SIMD архитектурам многопортовка не нужна, но привыкли программисты халявить, чтож с них взять




а по поводу "гениальности" идеи - такая апликэйшен нота была у ксайлинса в ранние 90-е, про оптимизацию низкочастотных дизайнов путем "фолдинга"

у синопсиса есть какая-то фича в DC, которая автоматом умеет так складывать логику (лень искать, как точно называется - слышал на презентации)

ну и лично я использую в FPGA такое (в АЗИК пронихнуть не удавалось, но есть идеи), правда вырожденый случай - операции одинаковые

Многопортовость появляется на связке 'регистровый файл' + pipeline. В теории на каждой стадии конвеера может понадобится что то читать или писать в РОН. Если это еще помножить на всякие параллельные архитектуры, то вполне можно получить и 20 портов

Если быть точным - то там и с Altera есть "беженцы" :-)
И с AMD и с LSI и т.п.
А вот что-то с российских "кремниевых долин" нет никого....
Видать - не бедствуют. Молодцы :-)

По нынешним временам герой не тот кто что-то предложил, а тот кто это пропихнул в массы. Ребята взяли и довели обстрактную идею до промышленного уровня. Хваляться, что забили на ней 80 патентов. А то что издали похожих фич много кругом - это ничуть их работу не умаляет.

Я кстати, догадываюсь как они заделали свою реконфигурацию - на каждый коммутационный гейт повесили не однобитный RAM, а 8-битный регистр с управляющей обвеской. И крутят его по циклу. Правда не совсем понятно как они на 1.6ГГц клоке успевают сменить конфигурацию и прогнать на ней такт вычислений.


Откуда инфа про Altera, AMD и LSI? Почему вы уверены что там нет ребят из ex-USSR? Я вот во многих местах их видал. Особенно в окресностях Сан-Франциско.

Тогда скорее что каждый бит рамы есть N-битный сдвиговый регистр закольцованный. Вот с каждым тактом на бешеной скорости значение нужного бита и меняется по кругу. И логики не надо. Кроме схемы записи для начальной конфигурации. И вычисления успеются.

Это как, пока сигналы доедут до приемников - разводка 10 раз поменяется?

Как я понял размер кольца все таки можно изменить, поэтому к регистру надо добавить еще пару мультиплексоров, для конфигураций 4/1 2/1 %)


Приемник, приемнику рознь. Печенька заточена под конвейерные вычисления "на месте", лежит в регистре чиселка, обновляемая на символьной скорости, а вокруг нее "крутиться" логика на тактовой частоте

Не пару, а по одному 2:1 на каждый бит. Если предположить, что у "нулевого" бита он и так есть, "конфигурирование/кольцо", то у остальных можно его же использовать как "bypass/enable". Да и 1.6 ггц не факт, что совсем-совсем в любой конфигурации....
Хотя и один входной широкий мукс не сильно будет производительность гробить, как его построить смотря.

http://www.tabula.com/about/management.php

Развернуть Full Bio.

ну а как в обычной ПЛИС доезжают от одного триггера до другого вовремя?

также наверно и тут, тем более 1.6ГГц для новых (45нм и т.п.) HS технологий это вовсе и не быстро,
а если будет слишком сложная логика, то тактовую придется уменьшить или логику переделать (так же как и в обычной ПЛИС)

А откуда взялось 1.6ГГц?

Да просто на сайте первоисточника упоминалась, например тут http://www.tabula.com/technology/technology.php
Закладка 3.7x DSP PERFORMANCE

А чего не 10х? Почему не 100х? Можно же и просто было окрестить "убийцей всех современных полупроводниковых технологий", и все хар-ки засекретить.

Ну интересно, если оценили (замерили или отмоделировали, я не знаю, на какой стадии у них там это было), и получили 3.7, то зачем писать 10 или 100? Чтобы их потом за обманщиков все держали?

Пример: Память команд, в которую попадают команды с основной ветви и ветвей предсказания переходов. Это все может происходить одновременно и 2-мя портами тут не обойтись.

мне дали доступ к документации, если есть интерес то могу к вечеру залить на фтп %)

Да не отказались бы, хоть и сами ждем регистрации

хорошо, часа через 4, из дома залью %)

Вчера из дома у меня электроникс лежал несколько часов, с работы доступ на запись к фтп закрыт, выкладываю в местный файлообменник

36,5 Ватт только по ядру, для 1.6ГГц печеньки более менее (по крайней мере лучше чем у амбрика) %)

Кстати у них что умножители есть только в самом старшем чипе ? И 44 PLL впечатляет, жаль только клоков маловато %)

UPD

виндузятники, в том числе и я в пролете %)

Я вот информации по среде разработки там не увидел, хотя читать старался внимательно. А сама среда когда будет и за какие деньги неизвестно? Машинка-то у меня есть подходящая.

странно, про софт написано там ABAX Product Family Overview -> 17 Software %)

про деньги не в курсе, на досуге пороюсь на сайте тщательнее, может найду чего.

ЗЫ. Жаль что минимальный корпус BGA 1920 %(

Больше интересно даже не про деньги, а про сроки. Что же касается корпуса - то надо учитывать, что это только начало. Чип большой - интерфейса надо много. Соберут статистику по использованию - может меньше и сделают.

Ну, вот и началось:
Dimensional Breakthrough
Startup Introduces 4D FPGAs

Недавно наткнулся на описание:
http://www.tabula.com/products/abax_22nm.php

Какие-то сумасшедшие числа

Вот тут более подробное описание:
http://www.tabula.com/products/pdf/WP003.pdf


Понимаю, что вряд ли, но может кто-то имел опыт работы с чипами данного производителя?