Здравствуйте!!!
Нужно реализовать на логике Virtex4 FX20 упаковку данных в RTP->UDP и передавать в 1GE Ethernet. Реализовать только на упаковку и передачу!!! С передачей проблем нету взял Temac Vrapper из coregenerator, настроил его - передает тестовый зашитый фрейм нормально. Осталось научиться упаковывать в RTP->UDP и гонять реальные данные. Вопрос такой: может где есть уже что подобное, просто нужна информация.
Спасибо!!!
Полная версия этой страницы: Реализация на логике ПЛИС Virtex4 сетевого стека UDP/RTP.
Форум разработчиков электроники ELECTRONIX.ru > Программируемая логика ПЛИС (FPGA,CPLD, PLD) > Работаем с ПЛИС, области применения, выбор
Цитата(Oops @ Mar 2 2010, 07:52) 
Здравствуйте!!!
Нужно реализовать на логике Virtex4 FX20 упаковку данных в RTP->UDP и передавать в 1GE Ethernet. Реализовать только на упаковку и передачу!!! С передачей проблем нету взял Temac Vrapper из coregenerator, настроил его - передает тестовый зашитый фрейм нормально. Осталось научиться упаковывать в RTP->UDP и гонять реальные данные. Вопрос такой: может где есть уже что подобное, просто нужна информация.
Спасибо!!!
Нужно реализовать на логике Virtex4 FX20 упаковку данных в RTP->UDP и передавать в 1GE Ethernet. Реализовать только на упаковку и передачу!!! С передачей проблем нету взял Temac Vrapper из coregenerator, настроил его - передает тестовый зашитый фрейм нормально. Осталось научиться упаковывать в RTP->UDP и гонять реальные данные. Вопрос такой: может где есть уже что подобное, просто нужна информация.
Спасибо!!!
А что там делать? В один фрейм уложитесь?
Посмотрите XAPP734.
А также http://www.xilinx.com/support/documentatio...uides/ug463.pdf
А также http://www.xilinx.com/support/documentatio...uides/ug463.pdf
Цитата(Methane @ Mar 2 2010, 09:59)
А что там делать? В один фрейм уложитесь?
Данные передаются потоком, поток примерно 600 Мбит/с, поток разбивается на пакеты упаковывается в RTP передается на сервер. Сервер распаковыват и собирает пакеты в соответствии с RTP протоколом. Тоесть RTP в моем случае нужен только для того чтобы правильно собрать пакеты на сервере. Встроенный в эту ПЛИС процессор PPC405 на 300-тах МегаГерцах с операционкой Linux от Xilinx на борту ( http://git.xilinx.com/cgi-bin/gitweb.cgi ) упаковывать в RTP такой большой поток не успевает. Поэтому решил упаковку делать аппаратно.
Цитата(Дмитрий Мазунин @ Mar 2 2010, 11:47)
Посмотрите XAPP734.
Спасибо, разбираюсь
PS: Temac из Coregenerator Тестовый фрейм зашитый в ПЛИС шарашит со скоростью 950МБит/c
Только вчера подписал тему своего диплома:
"Разработка протоколов транспортного и сетевого уровней стека TCP/IP на базе ПЛИС".
Вам осталось подождать июня, и, возможно, RTP там тоже будет присутствовать.
Цитата(des333 @ Mar 3 2010, 22:33)
Только вчера подписал тему своего диплома:
"Разработка протоколов транспортного и сетевого уровней стека TCP/IP на базе ПЛИС".
Вам осталось подождать июня, и, возможно, RTP там тоже будет присутствовать.
Полноценный RTP не требуется, нужно только инкапсулировать и отправлять. Я сам намереваюсь решить эту задачу до конца месяца.
я уже реализовал передачу. UDP->IP->MAC (все буферизировано) отлажено. правда для 100 magabit.
но само коре работает бёрстом, так что хоть 1000 мегабит...все зависит от частоты клока...
на вход подаете кадр RTP под энейблом. на выходе получаете байтовый поток для MAC.
PS заыбл сказать. код для альтеры, использую корки fifo.
но само коре работает бёрстом, так что хоть 1000 мегабит...все зависит от частоты клока...
на вход подаете кадр RTP под энейблом. на выходе получаете байтовый поток для MAC.
Код
entity udp_ip_framer is
port (
Data_in: in std_logic_vector(7 downto 0);
Data_in_en: in std_logic;
IP_src_in : in std_logic_vector(31 downto 0);
IP_dst_in : in std_logic_vector(31 downto 0);
Src_port_in : in std_logic_vector(15 downto 0);
Dst_port_in : in std_logic_vector(15 downto 0);
Length_in : in std_logic_vector(11 downto 0);
Pkt_in_new_en : in std_logic;
Data_out: out std_logic_vector(7 downto 0);
Data_out_val: out std_logic;
Data_Length_out: out std_logic_vector(11 downto 0);
Data_Length_out_val: out std_logic;
clk : in STD_LOGIC;
reset : in STD_LOGIC
);
end entity;
port (
Data_in: in std_logic_vector(7 downto 0);
Data_in_en: in std_logic;
IP_src_in : in std_logic_vector(31 downto 0);
IP_dst_in : in std_logic_vector(31 downto 0);
Src_port_in : in std_logic_vector(15 downto 0);
Dst_port_in : in std_logic_vector(15 downto 0);
Length_in : in std_logic_vector(11 downto 0);
Pkt_in_new_en : in std_logic;
Data_out: out std_logic_vector(7 downto 0);
Data_out_val: out std_logic;
Data_Length_out: out std_logic_vector(11 downto 0);
Data_Length_out_val: out std_logic;
clk : in STD_LOGIC;
reset : in STD_LOGIC
);
end entity;
PS заыбл сказать. код для альтеры, использую корки fifo.
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.