Помощь - Поиск - Пользователи - Календарь
Полная версия этой страницы: Сигнал ...which will be trimmed...
Форум разработчиков электроники ELECTRONIX.ru > Программируемая логика ПЛИС (FPGA,CPLD, PLD) > Работаем с ПЛИС, области применения, выбор
iskrovec
Помогите плиз!
После Мара (ISE6.2) выскакивают сообщения:

Started process "Map".

Using target part "2s200fg256-5".
ERROR:MapLib:661 - LUT4 symbol "_n0028" (output signal=_n0028) has input signal
"tdm_2_interrupt_2" which will be trimmed. See the trim report for details
about why the input signal will become undriven.

Как быть?
andrew_b
Цитата(iskrovec @ Aug 26 2005, 10:17)
  "tdm_2_interrupt_2" which will be trimmed. See the trim report for details
  about why the input signal will become undriven.
Как быть?
*

Видимо, прочитать trim report for details.
vitus_strom
Сигнал который триммится видимо не используется либо вследствии избыточности соптимизирован, посмотрите вашу логику, возможно вы написали лишнего
iskrovec
Цитата(vitus_strom @ Aug 26 2005, 09:43)
Сигнал который триммится видимо не используется либо вследствии избыточности соптимизирован, посмотрите вашу логику, возможно вы написали лишнего
*



Если бы сигнал не использовался или еще чего, то после синтеза были бы Warningи на него, а их нет
oval
Цитата(iskrovec @ Aug 26 2005, 09:17)
Помогите плиз!
После Мара (ISE6.2) выскакивают сообщения:

Started process "Map".

Using target part "2s200fg256-5".
ERROR:MapLib:661 - LUT4 symbol "_n0028" (output signal=_n0028) has input signal
  "tdm_2_interrupt_2" which will be trimmed. See the trim report for details
  about why the input signal will become undriven.

Как быть?
*

Была похожая проблема, причины выяснить не удалось, в общем-то особо и не заморачивался. В ISE5 все разводилось нормально, поэтому и решил не разбираться. Сложилось впечатление, что это ошибка Xilinx'а. Если посмотреть схему после синтеза, то указанный вход был задействован. Trim report был пуст!!!

Удачи.
iskrovec
*

[/quote]
Была похожая проблема, причины выяснить не удалось, в общем-то особо и не заморачивался. В ISE5 все разводилось нормально, поэтому и решил не разбираться. Сложилось впечатление, что это ошибка Xilinx'а. Если посмотреть схему после синтеза, то указанный вход был задействован. Trim report был пуст!!!

Удачи.
*

[/quote]

От безисходности я переписал кусок проекта и все путем, но в чем была причина разбираться уже не стал.
В службе поддержки Xilinxa есть такое:

These error and warning messages might be caused by the Adder/Subtracter Core v6.0. An incorrect setting for the carry and overflow options regarding the output size/type will cause these messages.
Refer to the Core Data Sheet table "Availability of Carry/Borrow/Overflow Outputs and Output Data Type/Size Against Input Data Type" at:
http://www.xilinx.com/ipcenter/catalog/log...docs/addsub.pdf

This is not an issue in Core version 7.0 since COREGen does not allow the conflicting setting.
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.
Invision Power Board © 2001-2025 Invision Power Services, Inc.