[/quote]
Была похожая проблема, причины выяснить не удалось, в общем-то особо и не заморачивался. В ISE5 все разводилось нормально, поэтому и решил не разбираться. Сложилось впечатление, что это ошибка Xilinx'а. Если посмотреть схему после синтеза, то указанный вход был задействован. Trim report был пуст!!!
Удачи.
[/quote]
От безисходности я переписал кусок проекта и все путем, но в чем была причина разбираться уже не стал.
В службе поддержки Xilinxa есть такое:
These error and warning messages might be caused by the Adder/Subtracter Core v6.0. An incorrect setting for the carry and overflow options regarding the output size/type will cause these messages.
Refer to the Core Data Sheet table "Availability of Carry/Borrow/Overflow Outputs and Output Data Type/Size Against Input Data Type" at:
http://www.xilinx.com/ipcenter/catalog/log...docs/addsub.pdf This is not an issue in Core version 7.0 since COREGen does not allow the conflicting setting.