Имеется рабочий проект. Сделан в Quartus 8.0. Тестировался проверялся все хорошо.

Встала необходимость собрать новые девайсы. Беру проект компилирую в Quartus 9.0 sp2 и девайс встает. Проверяю не правильная работа компонента - компаратор (инициализирутся).

Что может быть? Кто-нить сталкивался?

микросхема таже? что такое компаратор инициализируется чем?

Скажем так из той же серии, проверялось на двух микросхемах.





Компаратор — принимает два сигнала (числа) и выдает логический «0» или «1». Под инициализацией имел ввиду начальные установки. Выдает как будто значения равны, а вероятность этого ооооочень мала.

компонент, да еще и в редакторе ? 95% что асинхра, 5% что тайминги

а по понятней

расшифровываю - пишем на HDL , схематик - фтопку.

У регистра будут начальные установки. У компаратора нет. Он не может не работать. Что в графике, что в тексте.

компаратор это тупой вычитатель, глючить там нечему, а вот то что данные на его входе ломаются, это легко может быть. А связанно такое может быть либо с асинхронным дизайном (чем к сожалению страдают новички, особенно сидящие в графике) либо с времянками. Хотите более подробно? проект в студию, телепаты в отпуске %)

проект переделывать не больно-то хочется.



В том то и дело что по разные нач. установки после компиляции в разных версиях квартуса.

т.е. работоспособность вашего проекта зависит от начального значения одного единственного бита компаратора? и при этом на вход компаратора поступают нужные числа и он дает некорректное сравнение только в течении первых нескольких тактов ? Вы сами понимаете что "что-то тут явно не то"?(с) %)

Дело в проекте, а не в отдельно взятом компараторе. На выходе должен быть регистр, который можно установить в начальное состояние.

не умеешь петь не пей. разницы в схематике и в ндл никакой - более того в схематике и зная архитектуру можно прогназировать задержки

а в хдл нельзя что ли ? %)

можно , но сложнее

хмм, ну это кому как, я на любом языке, которым владею свободно считаю задержки %)

ага, осталось только добавить, что схематика уже очень давно транслируется в hdl перед синтезом (все компоненты схематики сопоставляются с текстовым файлом), далее все компоненты проекта/текстовые/ связываются чем-то типа скрипта, и синтез идёт с текстового представления (но это так, справедливости ради)


запишусь на курсы а до размещения или после? (шутка)


кстати, дес00, а как компаратор может быть асинхронным - это ж комбинаторика? просто сигнал не успевает пройти, вы ведь это имели ввиду (метастабильность не есть асинхрон, не путайте молодёжь )

я имел в виду в тактах %)


Если вы про сообщение №8, я имел в виду следующее: Автор сказал что у него глючит компаратор, выдает не тот сигнал. Компаратор это тупой вычитатель + опционный регистр на его выходе. Выдавать не то, он может только в том случае если на его входах находится что-то не то (вот завернул %)). Значит глючат цепи данных до компаратора, и если раньше работало, а при смене ква развалилось, да еще и нарисовано в графике, и по вопросам видно что человек новичок, то 95% что где-то в проекте есть асинхра. Например латчи не в тот момент данные захлопывают, вот и косяк %)