Привет Всем! Нарисовал в графическом файле с помощью MegaWizard'a, 12-разрядный регистр. Добавил к его входам, выходам пины. для этого проекта создал раздел + LogicLock Region. Назначил в Classic Timing Analyzer Settings - tsu=2ns, tco=2ns, tpd = 1ns; th = 3ns. Далее сделал Analyze и routing. Результаты Timing Analyzer Summary: tsu=2,311, tco=7.724; th = -0.274ns...))) Зашел в Chip Planner и увидел, что входы и выходы моего 12-разрядного регистра развелись на пины device, отсюда стали понятны большие timing'и. Но мне то нужно чтобы таймигни "соблюдались" только от входов моего блока к его выходам(ну clock в расчет не возьму, потому как
регион в котором произошла разводка я могу двигать)... Как мне указать Quartus, чтобы он не цеплял входы - выходы моего регистра к device пинам и соответственно не учитывал задержку по этим путям??? Спасибо...

Если взять Assignment Editor
def_virtual_pin.htm

Если через qsf
mnl_qsf_reference.pdf
страница 147 / 1122

Но виртуальные пины - не панацея - он может лут от которого отведёт сигнал где то в Ж.. поставить

А зачем вам это? Параметры tsu и т.п. интересны в первую очередь именно для ввода-вывода. Чтобы их оценивали для каждого конкретного компонента - мне встречать не приходилось, т.к. все будет очень сильно зависеть от разводки кристалла в целом. Если же вам интересна максимальная частота работы вашего устройства - оберните его во враппер и поставьте там по два-три регистра по каждому входу и выходу - получится довольно точная оценка, на которую не будут влиять задержки трассировки сигналов к пинам.

Задайте LogicLock Region ну и виртуальные пины все как Вы уже сделали. Задержка будет учитываться только от регистра к регистру.


А Вы думаете, что после сдвига области Ваши тайминги сохранятся? Ошибаетесь...Они изменятся даже (хоть и не сильно), если полностью сделать partition post-fit (stuct) и добавить логики, связанной с этой частью.