Помощь - Поиск - Пользователи - Календарь
Полная версия этой страницы: Маппинг пинов в Part Developer
Форум разработчиков электроники ELECTRONIX.ru > Печатные платы (PCB) > Разрабатываем ПП в САПР - PCB development > Cadence
Uree
Allegro 16.3, Design Entry HDL
Простая задача: есть транзистор, биполярный, с тремя пинами, как обычно. Корпус к нему имеет 4 пина(SOT-223), коллектор как ему и положено сидит на двух пинах. Как сделать маппинг, чтобы не рисовать 4 пин на символе??? Ну ни к чему он там совершенно...
Как кто обходит эту проблему?
Uree
Я так понимаю, мало кто пользуется маршрутом Design Entry HDL -> PCB Editor, потому как если бы пользовались, этот вопрос давно бы встал, равно как и его решение.
Для информации: пока 4-й пин обойти не удалось, но это не самое интересное. Интересно то, что такое решение работает в нормальном маршруте проектирования, но не проходит верификацию в самом библиотекаре, хотя там тот же Packager-XL используется. Жду ответа от саппорта Кэйденса, а скорей всего исправлений в ближайших хот-фиксах.
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.
Invision Power Board © 2001-2025 Invision Power Services, Inc.