Нужно реализовать следующую схему: есть несколько входов (SET, RST, DATA) и 2 выхода. При нажати SET на один из выходов должен прийти 0 сразу, а на второй - через определенный интервал. Величина интервала задается 4х битным числом DATA. Организовал это через счетчик и if (пробовал через for - не получилось, 0 приходит одновременно).
Код
module delay (clk, SET, OUT, RST, DATA, a);
input clk, SET, RST;
input [3:0] DATA;
output [0:1] OUT;
output [19:0] a;
reg [0:1] OUT;
reg [3:0] cnt;
reg [19:0] a;
always @(posedge clk)
begin
a[19:0] <= 20'b11111_11111_11111_11111;
if (RST)
begin
OUT[0] <= 1'b1;
OUT[1] <= 1'b1;
end
else if (SET)
begin
cnt <= cnt + 1'b1;
OUT[0] <= 1'b0;
case (DATA)
4'h0:if (cnt[0])
OUT[1] <= 1'b0;
4'h1:if (cnt[1])
OUT[1] <= 1'b0;
4'h2:if (cnt[1]&cnt[0])
OUT[1] <= 1'b0;
4'h3:if (cnt[2])
OUT[1] <= 1'b0;
4'h4:if (cnt[2]&cnt[0])
OUT[1] <= 1'b0;
4'h5:if (cnt[2]&cnt[1])
OUT[1] <= 1'b0;
4'h6:if (cnt[2]&cnt[1]&cnt[0])
OUT[1] <= 1'b0;
4'h7:if (cnt[3])
OUT[1] <= 1'b0;
4'h8:if (cnt[3]&cnt[0])
OUT[1] <= 1'b0;
4'h9:if (cnt[3]&cnt[1])
OUT[1] <= 1'b0;
4'hA:if (cnt[3]&cnt[1]&cnt[0])
OUT[1] <= 1'b0;
4'hB:if (cnt[3]&cnt[2])
OUT[1] <= 1'b0;
4'hC:if (cnt[3]&cnt[2]&cnt[0])
OUT[1] <= 1'b0;
4'hD:if (cnt[3]&cnt[2]&cnt[1])
OUT[1] <= 1'b0;
4'hE:if (cnt[3]&cnt[2]&cnt[1]&cnt[0])
OUT[1] <= 1'b0;
default : OUT[1] <= 1'b1;
endcase
end
end
endmodule
input clk, SET, RST;
input [3:0] DATA;
output [0:1] OUT;
output [19:0] a;
reg [0:1] OUT;
reg [3:0] cnt;
reg [19:0] a;
always @(posedge clk)
begin
a[19:0] <= 20'b11111_11111_11111_11111;
if (RST)
begin
OUT[0] <= 1'b1;
OUT[1] <= 1'b1;
end
else if (SET)
begin
cnt <= cnt + 1'b1;
OUT[0] <= 1'b0;
case (DATA)
4'h0:if (cnt[0])
OUT[1] <= 1'b0;
4'h1:if (cnt[1])
OUT[1] <= 1'b0;
4'h2:if (cnt[1]&cnt[0])
OUT[1] <= 1'b0;
4'h3:if (cnt[2])
OUT[1] <= 1'b0;
4'h4:if (cnt[2]&cnt[0])
OUT[1] <= 1'b0;
4'h5:if (cnt[2]&cnt[1])
OUT[1] <= 1'b0;
4'h6:if (cnt[2]&cnt[1]&cnt[0])
OUT[1] <= 1'b0;
4'h7:if (cnt[3])
OUT[1] <= 1'b0;
4'h8:if (cnt[3]&cnt[0])
OUT[1] <= 1'b0;
4'h9:if (cnt[3]&cnt[1])
OUT[1] <= 1'b0;
4'hA:if (cnt[3]&cnt[1]&cnt[0])
OUT[1] <= 1'b0;
4'hB:if (cnt[3]&cnt[2])
OUT[1] <= 1'b0;
4'hC:if (cnt[3]&cnt[2]&cnt[0])
OUT[1] <= 1'b0;
4'hD:if (cnt[3]&cnt[2]&cnt[1])
OUT[1] <= 1'b0;
4'hE:if (cnt[3]&cnt[2]&cnt[1]&cnt[0])
OUT[1] <= 1'b0;
default : OUT[1] <= 1'b1;
endcase
end
end
endmodule
Замечание: светодиод на выходе горит, если на выход подается 0, т.к. там стоит усиливающий транзистор, который открывается, если его притянуть на землю. Для этого же на выводы a[19:0] подаются 1 - чтоб не горели лишние светодиоды.
Возникли такие вопросы:
1. при симуляции в Waveform Editor'е все работает нормально, при нажатии RST (и далее при его отпускании) на выходы подается 1, при SET == 1 счетчик считает и гасит второй выход через заданный промежуток. При прошивке CPLD единица на выходы подается только при активном RST, если же на RST 0, то на выходах 1.
2. счетчик считает только при SET==1. Как можно сделать так, чтобы при однократном нажатии на SET запускался процесс счета. Или, как вариант, сделать что-то типа триггера Шмидта на входе, чтоб убрать возможные дребезжания кнопок. Тогда как его сделать, через latch?
Спасибо
