Помощь - Поиск - Пользователи - Календарь
Полная версия этой страницы: UART на верилоге ищу .
Форум разработчиков электроники ELECTRONIX.ru > Программируемая логика ПЛИС (FPGA,CPLD, PLD) > Системы на ПЛИС - System on a Programmable Chip (SoPC)
Lmx2315
Уважаемые , поделитесь пожалуйста сабжем , желательно чтоб попроще был .
*****************************************************
Я нашёл вот такой - в приложении .

Но он в моих кривых руках работает плохо - шлю в него одно число , а ловится что-то другое . Я уж и так и сяк - ничего не получается .
Поделитесь чем-нибудь простым где сразу ясно - тут вот мы клок такой-то частоты выставляем , тут-то у нас такой-то бодрейт и т.д.

спасибо smile.gif .

з.ы.
..ну или разжуйте что не так с этим модулем или как его применять .
Частота Clk у меня в ПЛИСе - 50 Мгц
iosifk
Цитата(Lmx2315 @ Aug 18 2010, 14:12) *
..ну или разжуйте что не так с этим модулем или как его применять .
Частота Clk у меня в ПЛИСе - 50 Мгц

В этом примере главное это то, что он простой. А чтобы работало нужно его переделывать или искать пример "для жизни"... Там на входе приемника нужно делать сначала CDC, потом, если необходимо ставить цифровой фильтр, чтобы избавиться от дребезга на фронтах RX, а потом, если хотите, чтобы всегда работало и на длинный кабель тоже, надо брать 3 отсчета в середине бита и делать мажоритар. Вот этим-то "Учебно-боевая стрельба" и отличается от "реального" проекта. Сейчас под руками у меня ничего такого нет, но думаю, что найти аппликуху у Ксайлинкса-Альтеры не проблема...
Удачи!
Lmx2315
Цитата(iosifk @ Aug 18 2010, 14:28) *
.....
Удачи!


...жжжесть ! smile3009.gif Спасибо .

уважаемые - я по прежнему в поиске .
Koluchiy
Самому написать не?
Kuzmi4
Собсно прожект
RS-232
По моему проще некуда + описание.
Lmx2315
Цитата(Kuzmi4 @ Aug 19 2010, 00:19) *
Собсно прожект
RS-232
По моему проще некуда + описание.



Спасибо большое .

Кстати , со своим примером тоже разобрался -
надо было принятые данные запоминать по спаду сигнала rx_ready_out , а не по переднему фронту .
vetal
Цитата
Кстати , со своим примером тоже разобрался -
надо было принятые данные запоминать по спаду сигнала rx_ready_out , а не по переднему фронту .

Лучшн по переднему фронту тактового сигнала при активном rx_ready_out. (на тактовый вход триггера - тактовый сигнал, а нв вход разрешения работы триггера - сигнал rx_ready_out)
Lmx2315
Цитата(vetal @ Aug 19 2010, 12:16) *
Лучшн по переднему фронту тактового сигнала при активном rx_ready_out. (на тактовый вход триггера - тактовый сигнал, а нв вход разрешения работы триггера - сигнал rx_ready_out)


Прошу прощения , за может глупый вопрос , но в чём преимущество такого метода ?
vetal
Цитата
Прошу прощения , за может глупый вопрос , но в чём преимущество такого метода ?

Если источником сигнала является комбинаторика, то не будет ложных срабатываний от переходных процессов. Так же не будут использоваться глобальные линии FPGA для тактового сигнала(в указанном вами случае он именно им и является для данной группы триггеров).
one_man_show
Тема перенесена в более подходящее место
agate
QUOTE (Lmx2315 @ Aug 18 2010, 13:31) *
...жжжесть ! smile3009.gif Спасибо .

уважаемые - я по прежнему в поиске .

Я использовал опен коре. сделай verilog wrapper вокруг VHDL и все.
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.
Invision Power Board © 2001-2025 Invision Power Services, Inc.