Полная версия этой страницы: Dcm и Spartan
Форум разработчиков электроники ELECTRONIX.ru > Программируемая логика ПЛИС (FPGA,CPLD, PLD) > Работаем с ПЛИС, области применения, выбор
Здравствуйте, товарищи форумчане! На днях возник вопрос деления входной тактовой частоты (25 МГц) до 12,5 и ее умножения до 100 МГц, решил воспользоваться примитивом Dcm из корегена Xilinx. Частота 100 Мгц-для тактирования комбинационной схемы, 12,5 - тактирование чтения фифо. В результате компилирования проекта максимальная упала с (Maximum Frequency: 236.362MHz) до (Minimum period: 16.163ns (Maximum Frequency: 61.870MHz)).Подскажите пожалуйста, с чем это может быть связано? Есть предположение, что в первом случае при анализе не учитывался сдвиг фаз. Комбинационная схема состоит лишь из case условий.
Это требование к входной частоте. Она теперь умножается на 4, поэтому ее максимум равен максимальной частоте подключенной схемы (236 МГц), деленной на 4.
Отчет анализатора таймингов в студию - телепатическая доставка файлов временно не работает.
Если полученные 100MHz выдать на два глобальных буфера и один держать отключать 7 тактов из 8, то получите схему с одним клоком. Clock skew при этом будет сопоставим с обычным перекосом при использовании разных квадрантов.
Если полученные 100MHz выдать на два глобальных буфера и один держать отключать 7 тактов из 8, то получите схему с одним клоком. Clock skew при этом будет сопоставим с обычным перекосом при использовании разных квадрантов.
Цитата(Shtirlits @ Sep 6 2010, 10:27) 
Отчет анализатора таймингов в студию - телепатическая доставка файлов временно не работает.
Если полученные 100MHz выдать на два глобальных буфера и один держать отключать 7 тактов из 8, то получите схему с одним клоком. Clock skew при этом будет сопоставим с обычным перекосом при использовании разных квадрантов.
Если полученные 100MHz выдать на два глобальных буфера и один держать отключать 7 тактов из 8, то получите схему с одним клоком. Clock skew при этом будет сопоставим с обычным перекосом при использовании разных квадрантов.
можно это поподробнее...
Цитата(s.i.suprun @ Sep 6 2010, 10:03)
Здравствуйте, товарищи форумчане! На днях возник вопрос деления входной тактовой частоты (25 МГц) до 12,5 и ее умножения до 100 МГц, решил воспользоваться примитивом Dcm из корегена Xilinx. Частота 100 Мгц-для тактирования комбинационной схемы, 12,5 - тактирование чтения фифо. В результате компилирования проекта максимальная упала с (Maximum Frequency: 236.362MHz) до (Minimum period: 16.163ns (Maximum Frequency: 61.870MHz)).Подскажите пожалуйста, с чем это может быть связано? Есть предположение, что в первом случае при анализе не учитывался сдвиг фаз. Комбинационная схема состоит лишь из case условий.
Описание/схема "комбинационной схемы", отчеты и настройки DCM в студию.
PS телепаты в отпуске
QUOTE (Maverick @ Sep 6 2010, 22:19)
можно это поподробнее...
Во-первых, извиняюсь за невычитанное сообщение.
Пояснение в аттаче.
Пользуясь случаем, хочу спросить. У кого была практика работы с Spartan6 DCM. В нем добавили сигнал clk_valid помимо locked. Читал ds709, но чем они отличаются принципиально так и не смог понять.
Собсно отличия 
если их так можно назвать
это прямой вывод
CLK_VALID - кроме проверки залочивания проверяет есчё статусный бит, так сказать проверил и перепроверил
Камень: xc6slx45t
Кстати в доке ds709 хилые как раз рекомендуют юзать CLK_VALID как более лучшую индикацию валидного клока
если их так можно назватьКод
assign LOCKED = locked_int;
это прямой вывод
Код
assign CLK_VALID = ( ( locked_int == 1'b 1 ) && ( status_int[1] == 1'b 0 ) );
CLK_VALID - кроме проверки залочивания проверяет есчё статусный бит, так сказать проверил и перепроверил
Камень: xc6slx45t
Кстати в доке ds709 хилые как раз рекомендуют юзать CLK_VALID как более лучшую индикацию валидного клока
Цитата(Kuzmi4 @ Sep 7 2010, 18:56)
Собсно отличия если их так можно назвать
это прямой вывод
CLK_VALID - кроме проверки залочивания проверяет есчё статусный бит, так сказать проверил и перепроверил
Камень: xc6slx45t
Кстати в доке ds709 хилые как раз рекомендуют юзать CLK_VALID как более лучшую индикацию валидного клока
если их так можно назватьКод
assign LOCKED = locked_int;
это прямой вывод
Код
assign CLK_VALID = ( ( locked_int == 1'b 1 ) && ( status_int[1] == 1'b 0 ) );
CLK_VALID - кроме проверки залочивания проверяет есчё статусный бит, так сказать проверил и перепроверил
Камень: xc6slx45t
Кстати в доке ds709 хилые как раз рекомендуют юзать CLK_VALID как более лучшую индикацию валидного клока
понял..спасибо.
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.