добавил в свою схему интерполятор из этой темы:
http://electronix.ru/forum/index.php?showt...st&p=810920
и результат меня, мягко говоря, озадачил: происходит переполнение интеграторов, которого исходя из теории и результатов моделирования не должно быть. моделировал я его и на rtl-уровне,и получив такую оплеуху, на gate-level. мне не удалось добиться переполнения никакими способами, включая подачу на вход реальных данных (из сигнал-тапа). в конкретной же схеме переполнение происходит, причем наступает быстро. все лишнее от интерполятора отцепил, только входные данные, выходы - на Virtual Pin. куда копать - кма не приложу. 2 all: есть какие-нибудь идеи?

а ничего что аккумулятор в CIC фильтре по схеме хогенауэра принципиально работает с переполнениями ?

переполнения допускаются при децимации. при интерполяции этого нет, там нулей много и разрядность подобрана. и да, проблема в том, что не сходятся результаты с моделированием.

разобрался, действительно неправильные входные данные. у меня интерполяция идет пачками и в моменты пауз нужно дать интеполятору время "успокоиться" и досчитать несколько циклов (длина задержки в фильтре). если не досчитать - интегратор клинит.