Shevnnov
Sep 17 2010, 07:32
Суть вопроса. Для своего проекта использовал стандартный kit-овый дизайн от платы NEEK на Cyclone III. В проекте квартуса там распределены пины под сигналы компонентов входящих в станларную систему. Я добавил в неё свой компонент (MAC) с несколькими внешними входами. Задача - в Pin Planer'e присвоить сигналам моего компонента пины. Но в списке доступных сигналов его я не вижу. Что не так? В роде в SOPC builder'e система сгенерирована.
vadimuzzz
Sep 17 2010, 07:38
Analysis & Synthesis делали?
Reanimator++
Sep 17 2010, 08:23
Квартус не просечет изменения в коде пока его не проанализирует (Analysis & Synthesis). Может вы там вообще ерунду написали, потому пинов и не появляется.
Shevnnov
Sep 17 2010, 09:06
Конечно делал. Запускал полную компиляцию. Эффекта - ноль
Я так понимаю оценивает Quartus входные/выходные порты по файлу cycloneIII_3c25_niosII_standard.v Но SOPC Builder вносит изменения в файл cycloneIII_3c25_niosII_standard_sopc.v Непонятно, как их ссинхронизировать.
vadimuzzz
Sep 17 2010, 09:23
Цитата(Shevnnov @ Sep 17 2010, 16:06)

Непонятно, как их ссинхронизировать.
ручками, как еще. добавить порты из cycloneIII_3c25_niosII_standard_sopc.v в модуль верхнего уровня
Shevnnov
Sep 17 2010, 09:25
Попробую. А автоматически не предусмотренно оно? странно как то.
vadimuzzz
Sep 17 2010, 09:28
Цитата(Shevnnov @ Sep 17 2010, 16:25)

Попробую. А автоматически не предусмотренно оно? странно как то.
почему странно, кроме ниоса еще куча всего может быть. если ничего нет, то можно cycloneIII_3c25_niosII_standard_sopc.v сделать модулем верхнего уровня. правда тогда названия пинов будут длииинные
Выполните Back-Annotate Assigments с опцией Pin & Device и все будет хорошо.
Shevnnov
Sep 19 2010, 09:57
А что данная процедура делает?
Приветствую!
Возник вопрос про pin_planer.
Подскажите пжлст, какие могут быть последствия, если к примеру входной пин назван Clk_in, а в assignment editor location указан как clk_in?
Вижу, что Pin Planer показывает, что Clk_in не назначена ножка. Но проект, вроде, работает...
Заранее благодарен всем отозвавшимся.
Tcl variable names are case-sensitive. А работает видимо потому, что он и так кинул на global clock именно этот
alexadmin
Jun 19 2013, 09:41
Цитата(stu @ Jun 19 2013, 11:31)

Возник вопрос про pin_planer.
Подскажите пжлст, какие могут быть последствия, если к примеру входной пин назван Clk_in, а в assignment editor location указан как clk_in?
Вижу, что Pin Planer показывает, что Clk_in не назначена ножка. Но проект, вроде, работает...
В пин-планере различаются, а при использовании назначений фиттером регистр игнорируется. Просто принять как факт.
Т.е. можно оставить так? Туева хуча плат уже прошита, есть смысл перешивать?
alexadmin
Jun 19 2013, 10:31
Цитата(stu @ Jun 19 2013, 14:12)

Т.е. можно оставить так? Туева хуча плат уже прошита, есть смысл перешивать?
Ну с точки зрния красоты исходников проекта я бы поправил. С практической же точки зрения разницы никакой - все пины уже назначены куда надо. Ну а если и платы уже прошиты, то сам бог велел ничего не делать...
А это выводы из головы или я плохо искал ответ на этот вопрос в официальных документах?
Для просмотра полной версии этой страницы, пожалуйста,
пройдите по ссылке.