Помощь - Поиск - Пользователи - Календарь
Полная версия этой страницы: v5 clock generator
Форум разработчиков электроники ELECTRONIX.ru > Программируемая логика ПЛИС (FPGA,CPLD, PLD) > Работаем с ПЛИС, области применения, выбор
rv3dll(lex)
в проекте несколько частот
400м процессор
200м и 200м90град на контроллер памяти, интерконнект и ещё по мелочи
100м - шина плб
80м для одного блока нужно
200 на idelay

в свойствах генератора виднол что он сделал его на PLL

ввожу ещё 125м для темака. он впихивает второй PLL и перестаёт разводится а DCM не испоьзует.

кто как с этим борется?
DmitryR
Там есть просто PLL, отдельно. Без лишних глюков.
rv3dll(lex)
Цитата(DmitryR @ Sep 29 2010, 09:44) *
Там есть просто PLL, отдельно. Без лишних глюков.

map.exe обнаружена ошибка. приложение будет закрыто спасибо за неудобства. и зависон.....
Maverick
Цитата(rv3dll(lex) @ Sep 30 2010, 15:16) *
map.exe обнаружена ошибка. приложение будет закрыто спасибо за неудобства. и зависон.....


bb-offtopic.gif может попробовать переустановить ПО. rolleyes.gif
maugli
Цитата(rv3dll(lex) @ Sep 29 2010, 07:50) *
кто как с этим борется?

1. Создал проект как у Вас , но без 80 MHz - не разводится .
2. Добавил PLL , сконфигурировал на 400 MHz 200 MHz 20090 MHz 100 MHz .
3. Добавил DCM , сконфигурировал на 125 MHz .
4. Подключил выводы PLL , DCM к соответствующим выводам clock generator .
5. Удалил clock generator .
6. Подправил UCF файл .
Всё разводится . Светотиоды моргают , память тестируется . Остальные элементы проекта пока не проверял . Если нужно вышлю проект .
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.
Invision Power Board © 2001-2025 Invision Power Services, Inc.