Если я в проекте использую coregen'овские fifo, то как можно их смоделировать в Aldec ActiveHDL? Когда используешь fifo в EDK, то проблем нет, поскольку EDK знает пути к библиотекам Coregen.

FIFO моделируются прекрасно.
Coregen вместе c ngc файлом формирует vhd файл для моделирования. Вот его и надо подключать к проекту.

Не совсем так. Файл - всего лишь обертка к библиотеке XilinxCoreLib. Саму библиотеку можно установить уже скомпилированную (это самый простой и логичный способ).
Нужно зайти на http://support.aldec.com/UpdateCenter/Default.aspx выбрать вашу версию Active-HDL, file Type -> Library, Vendor (появится после выбора типа файла) -> Xilinx.

Скачаете инсталляшку - под свою версию ISE. При установке обязательно выбрать библиотеку XilinxCoreLib.

Добавлю что эта библиотека входит в пакет XilinxLibrariesEDK.