Вобщем хотелось бы указывать тип цепе, или как-то иначе задавать информацию, полезную для трассировки платы. Реально это вобще в ПКАД сделать?
Если нет, то как вобще это делать?

Любой разводильный софт позволяет создавать и именовать группы цепей

Именовать то понятно, а как например сказать что по этой цепи 10 Мегагерц, и чтоб он это учитывал, а не вел догожку по контуру всей платы

А почему бы проще не сделать: развести сначала высокочастотные цепи, а потом все остальные - хоть по всему контуру? И не надо тогда трассировщик нагружать насчет 10 мегагерц, он все равно этого не поймет. Так быстрее.

А если цепей сотни
Все по очереди разводить?

В PCAD-е не знаю, но думаю, что обязательно есть такие же возможности как и в Protel-е и Specctra-е: классы цепей, приоритеты и правила разводки по цепям, классам, сегментам и т.д. Без этого работать просто невозможно, увы, такова жизнь - если есть достаточно много ограничений и требований, а это есть всегда, то без подобных возможностей просто ничего путного не сделаешь

Прочитал массу инфы по спектре, и единственно что нашел полезного, так это приоритеты цепей (от 0 до 255, по умолчанию 10, чем выше тем приоритет выше, указывается в PCAD в свойствах цепи) и еще есть уровни шумов, но как их расчитывать - не знаю.

В этом плане программы семейства WG.... - ну просто незаменимая штука. Вы можете до разводки не только разбить цепи на группы, но и опеделить для каждой группы "ее"слои для трассировки, задать для каждой цепи топологию (начало, следующий пин, ...), задать для каждого участка каждой цепи задержку распространения (Propagation DElay) относительно другой цепи, или задать длину проводника (части проводника) относительно проводника (части провдника) другой цепи, ну и много еще чего есть в этой проге хорошего. Не довелось мне еще поработать в ALLEGRO от CADENCE, ничего не могу сказать, но все чем работал до этого - пикады всякие, оркад лэйаут, протел, зукен - это все детский сад, по моему, конечно, мению.

Неужто столько пакетов для ПП используете? На производстве все пользуют что-то одно пусть даже РСАД4,5. И вопрос - сам пока платы не разводил, но теперь платы стали проще, а требования к разводке круче. Всего в ТЗ не напишешь. Если кто из схемотехников начинал это дело, скажите стоит ли, или сядешь на тонкостях и выйдет еще хуже.Дело конечно не в освоении конкретного инструмента, это недолго, а можно ли почти без опыта довести до производства без страшных ляп.

Классы цепей в пикаде надо использовать, можно задать дополнительные зазоры и прочее.
А чтоб чтоб получить короткие проводники цепи надо поставить аттрибут MinNetLength.

Да, чтоб минимизировать кол-во переходных - аттрибут MaxVias

<В этом плане программы семейства WG.... - ну просто незаменимая штука>
Не стоит подаваться романтическим настроениям, везде есть нюансы.
Например встроенные SA и SV не особо заточены на анализ двухслоек.
Еще он дает две задержки, время распространения по цепи и это же с учетом буферов. Так вот первая как правило в несколько раз меньше второй, а пакетный DRC смотрит на первую (хотя надо у fill-а спросить). Т.е. ограничение на задержку в линии не выполняется а он этого не видит.
Насчет параллелизма, Вы что для всех цепей сами считать на калькуляторе будете. В первом сервиспаке это отчасти исправлено (со слов fill-а).