Приветствую!

Есть многоразрядная шина данных. Каждый разряд - 1024 Мбит/с. Есть сопровождающий такт 512 МГц. Данные меняются по обоим фронтам такта (DDR). Всё в LVDS.

Можно ли будет напрямую загнать такую шину в Virtex-6 через его DDR-регистры? Не сконфузится ли, так сказать, регистр на такой частоте? В документации я убедительного ответа не нашел.

Если все-таки можно, то на каждом выходе DDR-регистров будут сигналы по 512 Мбит/с. Получится ли потом распараллелить на такой частоте выходы регистров еще на два используя обычную логику, чтобы в итоге на каждый вход 1024 Мбит/с получить 4 выхода по 256 Мбит/с в каждом? Или в этом случае надо использовать встроенный десериалайзер?

Поделитесь соображениями, коллеги!

Делюсь: Virtex-6 FPGA Data Sheet: DC and Switching Characteristics

Вот, что нашел в документации. Смущают ссылки на SPI и сноска 1 о зависимости от DAP алгоритма. Помогите осмыслить, что все это значит! Нужен ответ на простой вопрос - может ли входной DDR-регистр принимать поток 1024 Мбит/с, а внутренние регистры - работать потом с полученными потоками 512 Мбит/с (хотя бы разделить потоки еще на два, чтобы комфортно было дальше обрабатывать)?


Вот эту строчку я и искал.
Только ISERDES, все-таки.

Значит DDR + ISERDES + аккуратная разводка и будет счастье? Спасибо за быстрый ответ!

XAPP1071(http://www.xilinx.com/support/documentation/application_notes/xapp1071_V6_ADC_DAC_LVDS.pdf)
Говорит, что используя примитив ISERDES даже на не особо скоростных ПЛИСах принять DDR на 525 МГц можно.

DDR триггеров как таковых там я так понимаю нет. Сейчас есть ISERDES и OSERDES.

Ответ на ваш простой вопрос - принять можно, но это будут не совсем DDR-триггера.

Понял, спасибо! Вопрос закрыт.