MAX V CPLD: Cool Value
Описание здесь : http://www.altera.com/products/devices/cpl...-literature.jsp

LE RAM - это то, на что хочется надеяться, или она собирается на триггерах?
С трудом нахожу отличия от MAXII:
- ушел встроенный регулятор
+ появилась пара крохотных устройств в линейке
+ появились LVDS/RSDS
+ 1000 циклов перезаписи UFM в коммерческом диапазоне и по-прежнему 100 в индустриальном.
В чем идея? Ему честное имя - MAXIIE.

хотеть! когда сэмплы будут?

может я конечно что и пропустил , но почему число циклов ограничено?

в смысле техноголически или как то еще ?

По даташиту - вот только что спрашивали про MAXII.

спасибо, это я видел - но физическом уровне - почему ?

И что это за бред? памяти нет, ПЛЛ тоже нет (судя по даташиту, хотя на сайте написано что есть, но цифровая), порты ввода/вывода кастраты. Не могли более корректно обрезать сыклон 3?

Тоже не понравилось - по-прежнему кастрат. Не интересно.


Судя по архитектуре внутренних потрохов, оно больше похоже на все тот же обрезанный первый циклон: 10-LE'шные LAB'ы, carry-select и прочая. Не понимаю смысла в этом семействе - разве что ценой давить собрались? Но и тут предпосылок как-то не наблюдается.

ну вот я и говорю, взяли бы третий сыклон и обрезали, я думал выпустят аналог латексного 4000 ка, а выпустили какой то .......

Обещают в январе. Соответственно, для нас реально - февраль-март.


PLL там будет на LE реализовываться. Обещают сделать IP-ядро в течении года, т.к. быстрее квартусописатели не успевают.


Там не CycloneIII обрезали, а цену вторых максов.


Увы...
Я уже отмечал, что на слишком уж разные задачи эти семейства намечены (латтис - увеличение функциональности, мах5 - снижение цены и энергопотребления).

хммммм, и как они тогда планируют "flexible implementation of designs requiring frequency multiplication" делать? например подал я на него 25МГц, для работы мне нужно 125, а у него логика всего на 200-220МГц хлопает.

еще вопрос, с чем связанно точное двукратное увеличение скорости для топовых чипов, относительно младших?

ЗЫ. В хендбуке убрали бы раздел LE RAM (это и раньше можно было сделать, но не через мегавизард), а то "позору то сколько" (с) Бой с тенью

а можно поподробнее?

хмм, подробнее про то как скопипастить стандартный пример из теплейтов описания памяти и синтезировать его под макс2 ? или про то что делают менеджеры альтеры?

на сайте чип преподносится как "you'll enjoy lower total system cost because the MAX V architecture integrates previously external functions, such as flash, RAM, oscillators, and phase-locked loops"

а в даташите пишут "The Quartus II memory compiler can configure the unused LEs as LE RAM".
При этом лют работает только в режимах Normal Mode и Dynamic Arithmetic Mode.

Разводка для тех, кто не умеет копипастить стандартные квартусовские HDL темплейты? Альтера не верит в собственных клиентов? Повторюсь, позору то сколько.

Т.е. это будет DLL?


LE RAM - в смысле distributed RAM или по тупому: 1 LE = 1 бит?

угу, ниже на веб страничке про DPLL написано, я привел пример интересующего меня преобразования частоты. И не могу понять, как это будет реализовано на логике.

постом выше, на основе хендбука я привел расклад на LE RAM, по триггеру на бит %) Кста первый раз вижу, что бы в хенбуке на ПЛИС, компания пиарила новую версию мегавизарда %)

Видимо ждать от Альтеры продукта подобного MachXO2 нет смысла((
Пора сворачивать котомочку в сторону Lattice

Да уж... Этот MAX V выкидышь какой-то. Тольком ничего особо нового нет. Непонятная PLL на логике, отсутствие преобразователя питания, так и не появилась набортная RAM, которую так хотелось узреть на данном чипе LVDS тоже фигня, поскольку только на вывод...