Помощь - Поиск - Пользователи - Календарь
Полная версия этой страницы: Проблема с via anti-pad в слое земли
Форум разработчиков электроники ELECTRONIX.ru > Печатные платы (PCB) > Разрабатываем ПП в САПР - PCB development > Cadence
Hoodwin
Вот какая странность появилась. Сделал переходное отверстие, как на первом рисунке. Ожидал, что вырезы в слое питания будут кружками диаметром 0.6 мм, а они получились 0.5, как и capture pads переходных отверстий. Полигон у меня в слое GND - это динамический шейп. Причем наличие КП в слое GND он отрабатывает правильно (на данных картинках их уже нет), а вот с антипадами что-то коряво выходит.
Hoodwin
Кое-что удалось прояснить. Реакция шейпов на разные вкрапления регулируется в настройках проекта. Shape -> Global Dynamic Shape Parameters -> вкладка Clearances. Там может быть установка для VIA либо DRC, либо thermal/anti. В первом случае освобождение управляется через CM, во втором случае - берется из настроек падстека отверстия. У меня стояло DRC, поэтому на изменение подстека не реагировало. После замены на thermal/anti стало реагировать.

Но я подумал, что все таки в CM правильнее управлять этим зазором. По смыслу то этот зазор в слое питания есть защита от неточного позиционирования сверла, и он может меняться, если при одном и том же падстеке изменить диаметр сверла. Каждый раз перерисовывать все слои падстека труднее, чем в одном месте поменять диаметр сверла.

Теперь вот стало так - зазор появился.
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.
Invision Power Board © 2001-2025 Invision Power Services, Inc.