Всем привет. Есть проект в ISE и testbench на VHDL. Проект моделирую в ModelSim. Как одному или нескольким сигналам из testbench задать состояния из файла? Какова структура данных в подобных файлах?
DmitryR
Dec 23 2010, 08:39
О, работа с файлами на VHDL - это занятие для сильных духом. Лучше перепишите на Verilog. Для VHDL гуглите "std.textio".
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.