Подключаю ADS6242.
http://focus.ti.com/docs/prod/folders/print/ads6242.html
На сайте Xilinx достаточно информации о том как подключать АЦП с LVDS.
Для создания тестбенча, начал создавать модель АЦП.
Возникли вопросы.
В документации на АЦП есть нестыковки( или мне кажется что нестыковки :-))
На фигуре 1 первый(страший) бит стробируется положительным фронтом DCKLP обозначен на фигуре непрерывной линией(красная точка)
На фигуре 2, уже DCKLM обозначен непрерывной линией.
Получается неопределенность - какой фронт защелкивает первый бит?
Дальше при изображении разнообразных режимов, например на фигуре 95, тактовый сигнал обозначен DCLKP/M.
Вопрос прост - каким фронтом тактируется данные?
Полная версия этой страницы: Подключаю к Spartan3E АЦП с LVDS виходом
Форум разработчиков электроники ELECTRONIX.ru > Программируемая логика ПЛИС (FPGA,CPLD, PLD) > Работаем с ПЛИС, области применения, выбор
Добрый день.
В табл.3 на стр.12 файла ads6242.pdf есть варианты clk
SDR (данные изменяются по спаду, защелкивать надо по фронту)
DDR (данные защелкивать надо и по фронту и по спаду)
Хорошо видно на
Figure 94-97
Удачи
В табл.3 на стр.12 файла ads6242.pdf есть варианты clk
SDR (данные изменяются по спаду, защелкивать надо по фронту)
DDR (данные защелкивать надо и по фронту и по спаду)
Хорошо видно на
Figure 94-97
Удачи
Цитата(Andrew Su @ Dec 24 2010, 21:57) 
Добрый день.
В табл.3 на стр.12 файла ads6242.pdf есть варианты clk
SDR (данные изменяются по спаду, защелкивать надо по фронту)
DDR (данные защелкивать надо и по фронту и по спаду)
Хорошо видно на
Figure 94-97
Удачи
В табл.3 на стр.12 файла ads6242.pdf есть варианты clk
SDR (данные изменяются по спаду, защелкивать надо по фронту)
DDR (данные защелкивать надо и по фронту и по спаду)
Хорошо видно на
Figure 94-97
Удачи
По фронту DCKLP или DCKLM?
В таблице 10 на стр.12 указаны варианты сериализации и по какому фронту это происходит. CFG2 нога.
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.