Смотрю на форуме стали активно осваивать DDR2, вот и я решил не отставать .
Хочу сделать FIFO на DDR2. Создал мегавизардом full-rate интерфейс с частотой памяти 192МГц, выбрал EP4CE6F17C6, синтезировал тестовый проект в Quartus 10.1sp1. Вроде всё нормально, по частоте уложился. Решил посмотреть диаграммы работы, которые создаёт контроллер для DDR2. Попробовал отсимулировать в Active-HDL 8.3sp1 тестовый примерчик, но вылезли непонятные warning. Почему-то простые модули типа scfifo не видит, хотя нужные библиотеки подключены. Ещё понадобились почему-то модули от CycloneIII Прикладываю log.
Может кто посоветует на что обратить внимание в контроллере, чтобы пропускная способность памяти получилось получше? Посмотрел в документации диаграммы работы самой памяти, там вроде всё просто, сильно похоже на SDRAM. А с SDRAM у меня имелся положительный опыт работы. Но для SDRAM Altera выкладывала простенький контроллер, а тут чего много наворотила

А кому-нибудь удавалась симуляция тестового примера в Active-HDL? Вообще никаких идей у меня нет почему простое одноклоковое FIFO Active_HDL не видит . Библиотеки ovi_lpm и lpm подключены.

Немножко продвинулся. Почему то Quartus нормально переваривает scfifo в файле alt_ddrx_wdata_fifo.v, а Active-HDL нет . Добавил в файл prototype как написано в SCFIFO and DCFIFO Megafunctions и Active-HDL нашел scfifo. Но это же не дело во множество файлов вставлять нужные prototype. Так как до этого не приходилось сталкиваться с Verilog поэтому не могу понять то ли Quartus использует какую-то другую версию verilog, толи ещё чего. Кто знает verilog и не сложно, гляньте в приложенный файл и подскажите почему не срастается.

Не совсем ответ на вопрос, но тоже в тему вроде :-)
Симулировать DDR2 не пробовал, но в живую щас работаю - отладочная плата DB4CGX15. В квартусе 9.1SP2 заводиться, но в тестовом примере из комплекта поставки с платой иногда лезут ошибки на тесте DDR2, не часто но лезут... может кто тоже сталкивался с подобным?
А касательно verilog - есть несколько версий стандарта, так что теоритически проблемы могут быть. да и как показала практика средства синтеза разных производителей могут слегка отличаться в трактовке некоторых конструкций языка :-) Надо будет посмотреть файлик

Это я уже победил. Для Verilog в Active-HDLе в отличии от VHDL надо прописать библиотеки ещё и вот так.
Сейчас уже голову поломал со следующей проблемой. Складывается ощущение что Quartus 10.1sp1 генерит косячный пример для моделирования.

А почему "ещё и"? Я только так и прописывал всегда. А Вы как раньше прописывали? ЗЫ: работал только с верилогом.

В VHDL не надо их прописывать, достаточно подключить в "Library Manager".

При попытке компиляции PCIe32Bit_refdesign.qpf в Квартусе 12.1 возникает ошибка Error (12006): Node instance "iSOPC" instantiates undefined entity "sopc_test"
Вы с таким сталкивались? Как с этим бороться?