Здравствуйте!

Есть 2 платы, на одной находится ПЛИС Xilinx, на другой микросхема радиочастотного трансивера(есть рисунок). С ПЛИС нужно подавать синхросигнал 80 МГц на АЦП трансивера и ещё один на ЦАП такой же частоты или в 2 раза меньшей. А так же данные. Все это будет передаваться через переходную плату, так как разные разъемы у тех двух плат. Какого допустимое рассогласование двух этих синхросигналов? Будет ли критичным для трансивера это? Чтобы уменьшить сдвиг фаз между ними, я их вывожу из одного банка ПЛИС. При создании переходной платы стоит вопрос делать ее четырехслойной(следовательно все дорожки прямые и равны между собой, но дороже), или двухслойной(дорожки будут разной длины из за разводки, но дешевле). Скажется на чем нибудь разность в длине проводников(не только для синхросигналов, и для данных) на частоте 80 МГц? Длина переходной платы ну сантиметров 10. Какова в среднем задержка сигнала на проводнике , 6 нс на метр?

Буду рад любому совету!
Спасибо!

Одно то, что вы собираетесь подавать 80 МГц клок с ПЛИС на АЦП да еще через разъемы - это уже очень плохо.

Разъемы для высокоскоростной передачи FMC и QSS

не знаю насчет "6 нс на метр", но почему бы неразвести с одинаковой длинойдорожки?

Приветствую!

Ну судя по диаграмме трансивера соблюдать какие либо соотношения между Rx и TX синхроимпульсами не нужно - вроде абсолютно независимые каналы.
Желательно только обеспечить одинаковые времена внутри TxData и соответственно RxData. Но и это не обязательно так как можно выровнять внутри FPGA (конечно если вы не используете совсем древние семейства XILINX, какие FPGA используете?).
А вот подавать clk из FPGA для ADC/DAC все же плохая идея."Грязный" он. Лучше поставить соответствующий генератор(ы) на плате с трансивером, и оттуда тянуть clk в FPGA. Тем более для этого и выход в трансивере соответствующий есть RxClkOut.

Успехов! Rob.

Спасибо большое всем за ответы!