Добрый день всеуважаемый ALL,

Есть следующий вопрос. Есть микросхема FPGA Altera Cyclone II в FBGA-484 корпусе, есть динамическая DDR память от Micron в корпусе FBGA-60, есть куча согласующих резисторов и блокировочных конденсаторов. Все это нужно грамотно разместить на плате с приемлемыми требованиями к технологическим нормам, разумным количеством слоев и минимальной площади.

Я слышал, что в Сети есть документ, подробно описывающий разводку памяти в таких корпусах с похожими требованиями, однако живьем его найти не удалось.

Есть ли у кого мысли как это сделать правильно? А может у кого есть вышеупомянутый документ?

У Xilinx есть документ касающийся трассировки BGA корпусов и количества слоёв на это требуемое, может быть чем-то поможет:
http://www.xilinx.com/bvdocs/appnotes/xapp157.pdf

А при разводке конкретной схемы есть свои тонкости... а =>
В одном случае можно обойтись и 4-мя слоями, а другом их может быть и больше...

многое зависит от того какой объем DDR памяти вы хотите иметь на плате. Если можно обойтись нескольками чипами, то особых сложностей нет. А если хотите 100-ни мегов иметь, то есть 2 пути:
1. использовать разъемы под DDR модули DIMM или SODIMM на плате. Как делать разводку под эти разъемы подродно написано в доках у Micron Motorola, Samsung и других ...
2. самому строить схему эквивалентную DDR модулю и разводить опираясь на рекомендации выше указанных фирм и JEDEC стандарт. На сайте JEDEC и Samsung выложены примеры разводки плат DDR модулей с рекомендациями.
1-й вариант попроще, единственное надо разъемы, которые как показала практика достать сложно, но можно.

Не-а, корпусов DDR памяти всего два, оба подключены к одной FPGA и полностью не зависимы по сигналам друг от друга, т.е. раздваивать управляющие сигналы необходимости нет. Интересуют просто конкретные материалы на тему как это сделать правильно. Сейчас пойду искать документацию на Micron и Samsung.



Ваш пост, господин Solik выглядит минимум не профессионально. Либо Вы не прочитали вопрос, либо просто не компетентны BTW, DDR SDRAM по четырем слоям не разводится в принципе К каждому корпусу необходимо подвести питание - 2 слоя, напряжение терминации - 1 слой, ну и плюс к этому хотя бы пара сигнальных слоев. Т.к. рабочие частоты DDR памяти лежат выше 200 MHz, то разводку необходимо осуществлять дорожками с 50-омным импедансом, а это значит, что под каждый сигнальный слой надо подкладывать землю. Ко всему вышеперечисленному - TOP уходит под монтаж самих микросхем, BOTTOM - под монтаж блокировочных конденсаторов и согласующих резисторов. Таким образом имеем нечто в районе 6-8 слоев.

Где-то в Сети есть документ, описывающий что лежит на каком слое, где лучше разместить блокировочные конденсаторы, как правильно провести дорожки и т.п. В первом приближении на Samsung'е и Micron'е этих документов я не нашел, потому и запостил этот вопрос на форум.

вот например пара доков. Лучше искать на Samsung'е и Micron'е через application для модулей

На счет 4х слоев это зря: многие современные материнки для компов делаются именно на 4х слоях. Проверял сам и есть статистика. Но это так, лирическое отступление, а по делу следующее: руководства к действию дескать делай так и так и все тебе будет не найдете в принципе. Есть AppNotes от производителей рекомендующие минимальные требования для хоть какой-то работоспособности, а реально надо использовать серьезный САПР, имеющий с составе средства анализа Signal Integrity и Power Integrity, ну и, конечно, голову. Разработка идет по 2м независимым и противоречивым веткам: находим необходимое количество номенклатуру блокировочных конденсаторов (может сильно отличаться от рекомендаций производителей), исходя из требований к импедансу PDS (Power Delivery System), находим необходимую топологию сигнальных трасс, размещение согласовок и т.д. Затем пытаемся все это разместить на заданном участке платы периодически моделируя сигнальные трассы и находим (под контролем Power Integrity) оптимальное размещение блокировочных конденсаторов. В завершении всего этого моделируем то что получилось для оценки результата и сравниваем с требованиями.

А можно пример такой САПР? А чем определяется импеданс Power Delivery System?

На данный момент проектирование PDS заключается в следовании принципу - много не мало. К каждому корпусу ставится количество блокировочных конденсаторов равное количеству пинов питания на корпусе, их емкость выбирается в пределах от 10 до 100 нанофарад, плюс некоторое количество 1 микрофарадных конденсаторов и электролиты. Все пока работало, но есть впечатление, что данная практика несколько избыточна, потому как без некоторого количества этих емкостей работоспособность устройства не изменилась.

С точки зрения здравого смысла, PDS должна быть в состоянии поглощать помехи по питанию на частотах переключения компонентов, верно? Есть ли какие-либо рекомендации по расчету параметров PDS?

Пример есть: Cadence SPB 15.2 и далее. Импеданс определяется свойствами источника питания, характеристиками Plane, напряжением, величиной импульсных токов, допустимыми пульсациями на Plane. Подробнее в SQPI_15_0_book (есть на форуме). Анализ PDS для процессора TigerSharc на режимах полной мощности показал полную несостоятельность рекомендаций производителя по блокировкам. Их оказалось не просто мало, а очень мало. Импульсный ток 3,77А при напряжении 1,05В и допустимых пульсациях 5%, т.е. 50мВ, отсюда импеданс ~13мОм и целое ведро конденсаторов разнообразных номиналов.
PDS должна не только поглощать, но и обеспечивать величину пульсаций в пределах заданных значений в рабочем диапазоне частот изделия.
Прицип анализа PDS и методы работы прведены в указанной выше книге.

Опять же, могу предложить вариант от xilinx. Есть уних отладочная плата для Spartan-3 (BGA) c DDR. В прилагаемом файле схема и разводка платы всего этого дела.

Прошу прощения, а нельзя ли поточнее ссылку? Ничего не нашел ни на форуме, ни на ftp в именах файлов - искал строку "SQPI".

Где скачивал, не помню, но точно на форуме. Поэтому прикрепляю файлы.

Не согласен .....
Используя их рекомендации .....
Всё зависит в основном от загружености FPGA и её питания.
А память легко выводится и на 4- слоях (Если присмотрется ты даже сможешь заметить что производители микросхем не просто набрасывают ножки в BGA корпуса, а прорабатывают некоторые варианты разводки своих микросхем)
Если использовать корпуса 0402 - то почти все можно установить прямо под DDR (только вот у нас 0402 мало кто берётся ставить) -при этом можно высести все сигнальные с памяти на двух слоях и два слоя использовати для питания (Ущемлённым будет только питпние на FPGA {питание к ядру будет подходить с шириной не больше 0.75- 1мм} )

Извини реальный пример дать не могу {но поверь он есть}

По расчету количества кондюков и номиналов можно порекомендовать старую апликуху от микрона.
Прицепил ее к ответу, так как не помню где брал (наверное на самом микроне).

Оки, сорри, может я и высказался несколько резковато, но я очень хотел бы увидеть нормально работающую серийную плату с Cyclone II в корпусе FBGA-484 с шагом в 1мм и Micron DDR SDRAM в корпусе FBGA-60 с шагом 0.8мм разведенную по четырем слоям. BTW, для Altera Cyclone II FPGA пины шины данных, стробов и клоков имеют очень определенные места на корпусе и не могут быть изменены для облегчения трассировки "по месту".

Материнские платы по четырем слоям - может быть это и возможно. Используемые там микросхемы специально "заточены" под оптимальную разводку, т.к. весь набор проектируется одним производителем. Не стоит также забывать, что связь между северным и южным мостом чипсета осуществляется в основном дифференциальными парами, легко поддающимися разводке. Еще, обе микросхемы чипсета имеют, в основном, всего четыре крайних ряда рабочих пинов и большие линейные размеры корпуса, т.е. "доставать" пины с большой глубины BGA-массива необходимости нет. Плюс к этому, DDR DIMM сам по себе очень широкий и его пины специально рассчитаны под оптимальную разводку параллельными шинами, что в свою очередь сильно упрощает жизнь трассировщикам. Потому, разводка чипсета материнки по четырем слоям не может быть показателем того, что то же самое можно сделать в общем случае с FPGA и DDR-памятью.

Или я не прав?

Все зависит от поставленных задач, требований к системе и бюджета, а сделать можно практически все, в т.ч. и указанную задачу на 4-х слоях, проблемы могут возникнуть только если задан жесткий небольшой габарит.

to v_mirgorodsky

Вы развели плату, что получилось? Сколько слоев и какие размеры виа, дорожек использовали???
У меня подобная проблема встала FPGA забито под завязку 8 свободных пинов, использую
стратикс 2 БГА с 484 пина...


Спасибо!

Может кто нибудь поделится файлами примеров, приведенных в SQPI_15_0_book.pdf?