Цитата(XVR @ Mar 29 2011, 13:37)


В VHDL действительно полезной информации не несет, а вот в Verilog'е несет - для разных списков чувствительности могут быть синтезированы разные схемы
И в VHDL несёт! И очень серьёзно...
Мне вообще не нравится постановка вопроса. Список чувствительности- святая святых, даже основа в интерпретации поведения. Если на стадии симулятора забыть случайно вписать сигнал в этот список, то даже симулятор станет чудить.
Я лично не разделяю с точки зрения описания поведения этапы симуляции и синтеза.
Да, разные конструкции синтезируются по-разному, имея одинаковое поведение, но списка чувствительности это не касается. Это слишком глобальные вещи(тактирование, промежуточное запоминание).
Если я не прав, приведите пример неполезности информации в списке чувствительности.