Does anyone know of a book dealing with CPU design?
I'm interested in both the instruction set design, as well as standard cell/custom layout implementation.

You might consider this book
Cmos VLSI design.
A circuits and systems perspective
as well as google something like this
http://www.faqs.org/docs/Linux-HOWTO/CPU-Design-HOWTO.html
http://www.aw-bc.com/info/carpinelli/sample.pdf

Thank you for the response.
I was thinking about a book which would be an extension to a course like this:
http://www.cs.princeton.edu/courses/archive/fall05/cos471/

it is hard to find just ONE book for mentioned course, which would extension.
And I recommend this book
Computer Architecture: A Quantitative Approach, Morgan Kaufman
http://www.elsevierdirect.com/ISBN/9780123...er-Architecture
as well as all books in reference of this course
http://www.ece.umd.edu/Academic/Grad/Gindepth/enee644.html

I know that it is hard to find a single book, but I asked if someone may know of a good reference book.
Thank you for your response, it was very helpful.

извините за вторжение, у меня тоже вопросик-при проектировании цифровой СБИС в кэйдэнс, можно ли спрогнозировать какие шумы она будет создавать в цепи питания? или может это больше теоретический вопрос, тогда не могли бы вы подсказать нужную литературу

как это делается в конкретном туле, нужно смотреть доки на тул.
гугл
http://www.cadence.com/Community/forums/p/14061/23155.aspx

теория
http://domino.research.ibm.com/comm/resear....chen.dac97.pdf
http://www-vlsi.stanford.edu/papers/ea_thesis.pdf
з.ы. думаю тут есть кто может подсказать конкретнее

Думаю, стоит смотреть в сторону тула Celtic, .cdb моделей для интересующих ячеек - это по шумам SI.
Для анализа сетки питания для цифры используется ETS.
Но, насколько я сталкивался, анализируют просадки и электромиграцию для цифры.
Защищаются грамотной сеткой и расстановкой DECAP.
Шумы по питанию смотрят в аналоговых делах только вроде...

Можно посчитать каким-нибудь быстрым аналоговым симулятором типа Ultrasim.

Excellent book on processor design (not architecture):
Modern Processor Design: Fundamentals of Superscalar Processors
John Shen, Carnegie Mellon University
Mikko Lipasti, University of Wisconsin-Madison

The above focuses on logical design.

The best physical leaning book is:
Design of High-Performance Microprocessor Circuits [Hardcover]
Anantha Chandrakasan (Editor), William J. Bowhill (Editor), Frank Fox (Editor)

Both excellent. The upper book is a perfect companion to the course you linked to.

Ljubisa

Designing Digital Computer Systems with Verilog
David J. Lilja and Sachin S. Sapatnekar

ну я вообще правильно подошел к делу? ситуация следующая, ребята проектируют цифровую СБИС,которая будет тактироваться генератором импульсов с частотой выше 100 МГц, выполнять какие то операции (в цифре)... моя задача сделать экспериментальную плату, которая насаживается на отладочную плату ПЛИС, встал вопрос цепи питания... если я не ошибаюсь, то главная задача цепи питания скоростных СБИС, это фильтрация высокочастотных помех, генерируемых этой СБИС. вот я и решил узнать диапазон этих помех и возможную мощность... на каком этапе проектирования можно определить эти параметры?

If I understood the question correctly, your task is to design a PCB for digital ASIC, and you're concerned with power and signal integrity.
If this is the question, then the answer would be:
The chip designer should ensure that the chip will operate correctly with the assigned power (supply and ground) pins, including the packaging effects (bondwire, leadframe etc.).
PCB power integrity analysis should ensure that the power can be delivered to the ASIC. This usually means that the decoupling is designed correctly, and that the power distribution traces don't resonate at the frequencies of interest, i.e. clock.
Xilinx has a good application notes about PCB design for power integrity and decoupling:
http://www.xilinx.com/products/design_reso...ce/si_power.htm

The best thing to do would be to simulate the PCB design with some EM software (for example ADS Momentum) and then use the chip equivalent model to verify correctness. IBIS models can be used for signal integrity, I'm not sure that they can be used for power integrity simulations.

Two good books on the topic:
http://www.amazon.com/High-Speed-Digital-D...6069&sr=1-1
http://www.amazon.com/High-Speed-Signal-Pr...6069&sr=1-4

I hope this helps.

Доброго времени суток!

"Ребята" заводят с улицы в чип частоту выше 100МГц? Нет возможности в чипе завести PLL, умножать частоту внутри, а с улицы подавать только опорную частоту?
Для серьезных проектов так чаще делают, насколько я встречался. Исключения - различные чисто интерфейсно-протокольные фишки...
Если "ребята" грамотные - то они предоставят данные по мощности их клоковых деревьев и чипа для максимальных расчетных частот - это как минимум.
Данные по мощности в топологии как-то более-менее реалистично можно получить после построения клоковых деревьев.
Дело фильтрации помех по питанию в чипе решается путём проектирования грамотной сетки питания. Она должна обладать минимальным R, "максимальным" C.
Параметры сетки питания обсчитываются соответствующими тулами. Например, как эта пресловутая мощность просаживает спроектированную сетку питания(IR-drop), какое влияние такая просадка оказывает на быстродействие/шумы чипа.
В чип, как правило, можно вставить дополнительные развязывающие емкости (DECAP) соответствующих номиналов.
Вы же, судя по всему, тоже должны предусмотреть дополнительные емкости соответствующих номиналов для фильтрации локальных просадок.

Спрашивайте : ) Что знаю - постараюсь ответить.

слышал что на сайте алалог девайс и тексас инструментс есть прям методика расчета фильтров для скоростных СБИС, но с первого подхода не нашел. Может вы подскажете

Я не занимаюсь разработкой печатных плат, так что что-то конкретное по Вашему вопросу мне ответить сложно : )

появился еще вопрос) нагрузка для выхода КМОП тактового генератора 15пФ(max) или 10 кОм(min). Таки для цифровой СБИС, это значение относится к затвору соответствующего транзистора на входе СБИС?

Емкость входа КМОП-микросхемы определятся емкостью входной ячейки (I/O-Pad) + емкость разводки внутри корпуса.
Внутри I/O-Pad помимо входного инвертора содержится еще схема ESD-защиты, которая также имеет емкость.

спасибо за ответ

Checkout this one,
Microprocessor Design Using Verilog HDL
by Monte Dalrymple

If you have the right tools, designing a microprocessor shouldnt be complicated. The Verilog hardware description language (HDL) is one such tool. It can enable you to depict, simulate, and synthesise an electronic design, and thus increase your productivity by reducing the overall workload associated with a given project. Monte Dalrymples Microprocessor Design Using Verilog HDL is a practical guide to processor design in the real world. It presents the Verilog HDL in an easily digestible fashion and serves as a thorough introduction about reducing a computer architecture and instruction set to practice. Youre led through the microprocessor design process from start to finish, and essential topics ranging from writing in Verilog to debugging and testing are laid bare. The book details the following, and more: Verilog HDL Review: data types, bit widths/labelling, operations, statements, and design hierarchy; Verilog Coding Style: files vs. modules, indentation, and design organisation; Design Work: instruction set architecture, external bus interface, and machine cycle; Microarchitecture: design spreadsheet and essential worksheets (eg: Operation, Instruction Code, and Next State); Writing in Verilog: choosing encoding, assigning states in a state machine, and files (eg: defines. v, hierarchy.v, machine.v); Debugging, Verification, and Testing: debugging requirements, verification requirements, testing requirements, and the test bench; Post Simulation: enhancements and reduction to practice.


If any one has e-copy of this book please upload it here!

Regards

В дополнение к тем книгам, которые посоветовали выше, рекомендую очень хороший курс:
https://class.coursera.org/comparch-2012-001/class
Лектор - David Wentzlaff - один из разработчиков многоядерного процессора RAW и сооснователь компании Tilera.
Краткое содержание курса:
1. Instruction Set Architecture, Microcode
2. Pipelining Review
3. Cache Review
4. Superscalar
5. VLIW
6. Branch Prediction
7. Advanced Caches
8. Memory Protection
9. Vector Processors and GPUs
10. Multithreading
11. Parallel Programming
12. Small Multiprocessors
13. Multiprocessor Interconnect
14. Large Multiprocessors (Directory Protocol)

Все очень подробно и доступно расписано. Всего 20 видео лекций. Примерно 2 часа каждая.
К сожалению этот курс уже закончился и возможно скоро доступ к нему будет закрыт. Но я выкачал все видео, а также слайды и если понадобиться смогу расшарить (пишите в таком случае на korotkiy.eugene@gmail.com).