Помощь - Поиск - Пользователи - Календарь
Полная версия этой страницы: Умножители Cyclone III в проектах *HDL
Форум разработчиков электроники ELECTRONIX.ru > Программируемая логика ПЛИС (FPGA,CPLD, PLD) > Работаем с ПЛИС, области применения, выбор
Sidny Sho
Привет вем. Возникла необходимость использования встроенных в циклон 3 умножителей в проектах verilog или VHDL. Кто нибудь подскажет как их использвать при описании какого-либо модуля. Например я хочу выполнить умножение C<=A*B. И как вообще пользоваться алтеровскими библиотеками и элементами в подобных проектах?
Methane
Цитата(Sidny Sho @ Apr 22 2011, 13:46) *
Привет вем. Возникла необходимость использования встроенных в циклон 3 умножителей в проектах verilog или VHDL. Кто нибудь подскажет как их использвать при описании какого-либо модуля. Например я хочу выполнить умножение C<=A*B. И как вообще пользоваться алтеровскими библиотеками и элементами в подобных проектах?

Мегавизард. В нем умножитель. Ему скажите использовать аппаратные.
vadimuzzz
см. Inferring Multiplier and DSP Functions from HDL Code.

http://www.altera.com/literature/hb/qts/qts_qii51007.pdf
Maverick
Цитата(Sidny Sho @ Apr 22 2011, 13:46) *
Привет вем. Возникла необходимость использования встроенных в циклон 3 умножителей в проектах verilog или VHDL. Кто нибудь подскажет как их использвать при описании какого-либо модуля. Например я хочу выполнить умножение C<=A*B. И как вообще пользоваться алтеровскими библиотеками и элементами в подобных проектах?


например
Код
--VHDL Signed Multiplier
LIBRARY ieee;
USE ieee.std_logic_1164.all;
USE ieee.numeric_std.all;
ENTITY signed_mult IS
PORT (
a: IN SIGNED (7 DOWNTO 0);
b: IN SIGNED (7 DOWNTO 0);
result: OUT SIGNED (15 DOWNTO 0)
);
END signed_mult;
ARCHITECTURE rtl OF signed_mult IS
BEGIN
result <= a * b;
END rtl;
Sidny Sho
спасибо всем большое, очень помогло
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.
Invision Power Board © 2001-2025 Invision Power Services, Inc.