Собственно, интересует, в основном, горизонтальная миграция - например, с 90 нм одной фабы на 90 нм другой (при похожем техпроцессе).
Какие подводные камни? Что поменяется принципиально? Что придётся пересчитывать (например SI-эффекты)?

В общем, нужны любые источники (языки - желательно английский и русский).

Заранее спасибо.

Поиск дал кое-какие результаты, вроде http://www.muneda.com/Products_IP-Porting-Solutions, но очень мало конкретики.

Ну так это реклама программного продукта, предназначенного для миграции заказных блоков.
Если его купить, то там в документации будет написано более подробно, как этим пользоваться.

Нечто похожее есть у Cadence:
http://www.cadence.com/products/rf/layout_...es/default.aspx
Layout Migrate делает основную часть работы -- перерисовывает топологию под новые проектные нормы.

После миграции заказной блок обязательно следует промоделировать, чтобы убедиться в его работоспособности.

Если известно, как заказной блок работает внутри, и на него есть электрическая схема:
В цифровых схемах необходимо убедиться в отсутствии нарушений внутренней временной диаграммы (setup/hold и т. п.)
В аналоговых схемах проверить рабочие точки усилителей, режимы работы транзисторов, опорные источники...

Обязательно произвести экстракцию паразитных RC и промоделировать с ними, на 90 нм их влияние велико.

Если есть время, а IP-блок не большой, то топологию можно перерисовать вручную.

Угу, но на данный момент я хочу понять, скорее, какие проблемы возникнут в ходе миграции, а не как пользоваться конкретными тулами.


Ага, спасибо.

Хотелось бы знать ещё, на какие технологические особенности надо обращать внимание - например, даже у очень похожих процессов могут быть существенные различия (для пресловутых 90 нм, например, минимальная длина затвора может колебаться от 45 до 65 нм).

На TSMC90 минимальная длина затвора была вообще больше проектной нормы и составляла 100 нм.
Возможно придется производить масштабирование.

Стоит обратить внимание на те опции технологического процесса, которые используются заказным блоком.
(например, транзисторы с различными пороговыми напряжениями, глубокий N-карман, резисторы, MIM-емкости, биполярные транзисторы)
На новом техпроцессе должны присутствовать и быть заказаны соответствующие маски.

Если переносится блок памяти, то в некоторых технологиях для запоминающих ячеек могут применяться проектные нормы,
отличающиеся от таковых для остальной части схемы.

Нашёл вот такую информацию здесь - http://www.itrs.net/links/ForFEP/ITRS_Chpwks90_65nm.pdf (8.6 МБ):
Нажмите для просмотра прикрепленного файла

100нм - наверное, для LP?

Спасибо, буду копать и копать...

Похоже на то, что Published взято из рекламы, а Found из электронного микроскопа.


Это для "TSMC 90 nm CMOS LOGIC 1P9M".
У процесса есть варианты G, LP и GT, но минимальная ширина поликремниевой линии у них одинакова и =100 нм

Тем не менее, нужно учитывать, что ширина линии, видимая в САПР, из-за особенностей технологии может существенно отличаться от реального результата.