Проблема такова: у меня есть Nios для отладки и есть мой модуль, которое подключается к нему через PIO-порты.
К ниосу подходит 50 МГц и как-то там PLLится внутри ниос-системы. А к моему модулю подходит 100 МГц через отдельную PLLку, а затем - через ALTCLKCTRL.

Когда я пытался всё это дело скомпилировать, то компилировалось всё, кроме этих клоков.
Говорит:
Error: Can't fit fan-out of node DoublePLL:comb_3|altpll:altpll_component|_clk0 into a single clock region

Когда я пытался запитать Nios и мой модуль через два разных выхода одной PLLКи, то выдавало то же самое.
Как сделать правильно?

Нужно почитать документацию - не со всякого Clock Input (имеются в виду специальные лапы плисины) можно подать сигнал на PLL. В общем там для каждого PLL свои входы, если у вас один сигнал заходит в плисину то на оба PLL он не попадет..

to Reanimator++И никак это не обойти?
Сейчас столкнулся с тем, что есть уже готовая плата с Cyclone II. Есть внешний разъем на который выведены 4 тактовых входа, но они все (если верить datasheet) подсоединены к одному PLL. Quartus ругается и не разводит при подаче на эти входа два разных тактовых сигнала с использованием 2х PLL. Сижу голову ломаю что придумать.

Ну я тоже попытался на готовой плате потестить проект где надо два PLL и обломался. Раз в даташите записана такая разводка клока то обойти думаю можно только соплей входного сигнала на соседний CLK IN. Если конечно не BGA