Гуру, подскажите, как сохранить иерархию проекта или правильно настроить ModelSim 6.5 или ISE 12.4, что бы названия сигналов сохранились. Или подскажите, где найти информацию по тому, как правильно интерпретировать сигналы при моделировании после Place and Route.

не знаю как после MAP+PAR, но после синтеза сигналы сохраняют имена если:
в свойствах синтеза keep hierarchy надо true

чтобы название сигнала сохранялось можно в verilog файле перед названимем сигнала указать атрибут (*KEEP="TRUE"*) wire ....;

возможно помежет и с par'ом.

отпишитесь если получится или найдете решение.

2 AlphaMil
чтобы после PAR было то что хочется, нужно протащить keep (net save в данном случае) аттрибут в UCF. Иначе то, что сохранилось после синтеза уберётчя при PAR

После синтеза нет проблем. Завтра попробую указать keep в ucf. Очень неудобно работать с такими именами сигналов. А как моделируют здешние гуру, интересно. Не поверю, что они работают буз временного моделирования...

Не получилось с keep_hierarhy в ucf. Все равно каша. Пока работаю так...

Сча заметил, что иерархия проекта теряется на этапе Post-Map моделирования, то есть после мапа иерархии уже нет...

А всё потому что нет keep_hierarhy в UCF, вот - SAVE NET FLAG
А то что теряется иерархия - так это всё настроки P&R

При установке этого флага все осталось без изменений, т.е. названия меняются. Вообще этот флаг, как я понял из http://www.xilinx.com/itp/xilinx4/data/docs/cgd/s2.html позволяет сохранить откидываемые не используемые провода и логику.

keep_hierarhy в UCF есть, по крайней мере так написано в Constraints Guide (cgd.pdf).

Настройки P&R пробовал разные, может Вы подскажете?

Выборочная оптимизация во время MAP
(Была там одна задачка, нужно было поколдунствовать, но обычно я так не делаю..)
А-ля "keep_hierarhy" точно есть в настройках мапа

Снял галочку с Allow Logic Optimization Across Hierarchy.
Все прокатило... Наконец.