Итак, задача заключается в следующем: имеется последовательная шина данных , скорость 44 мбита , по шине идет пакетная передача данных, длина пакета 188 байт , пакеты имеют идентификаторы, по этим идентификатором мне нужно из потока выбирать нужные пакеты и отправлять для обработки на МК. Количество нужных пакетов в потоке 10. Пакет может менять свое значение в течении времени от 10 секунд до 5 минут, если содержимое пакета изменилось, то в заголовке пакета меняется определенный байт , что помогает не отправлять один и тот же пакет на обработку.
Получается, что при максимальной скорости изменения данных в пакете , ПЛИС должна выбрать из потока 10 пакетов по 188 байт за 10 секунд и отправить их на МК.
Делать буду на ПЛИС от Altera. Для поставленной задачи мне посоветовали семейство Cyclone III ,а конкретно EP3C5E144C8N.

Описание интерфейса

Serial Output Interface
The serial bit stream is available on D7, where MSB is first to reconstruct the originalorder. If RS0 = 0, then the parity bits are output If RS0 = 1, the data is null during the parity time slots.
STR_OUT is only high during the first bit of eachpacket, instead of during the first byte in parallel mode.
ERROR has the same function as in parallel mode.
CLK_OUT is the serial bit clock; it is derived from either the master clock, M_CLK or from the internal VCO frequency divided by 6 ,by skipping some pulses to accommodate the frequency difference. All of the outputs are synchronous of the same master clock edge.
D0, STR_OUT, D/P and ERROR may be properly sampled externally by the rising edge of CLK_OUT, if RS1 = 0, or by the falling edge of CLK_OUT if RS1 = 1. This clock runs continuously, even during parity data, whatever the value of RS0.
The first bit detected in a valid packet may be decoded if it is found on the appropriate edge of CLK_OUT, where STR_OUT = 1, ERROR = 0, D/P = 1. The following bits only require the assertion of D/P (while D/P = 1,...).

А вопрос-то в чем?

Теперь вопросы

1- Не пойму что означает растянутый сигнал CLK на графике.
2- ПЛИС для данного проекта выбран оптимально, или можно попроще? Мне чем меньше цена ПЛИС и меньше ног тем лучше, так как плату буду разводить сам, и весь проект пока держится на собственном энтузиазме.
3- Сложная ли эта задача для начинающего, на чем могу споткнутся?

писать буду на Verilog

1) Что за график, какой интерфейс, какой чип?
2) Меньше - это сколько? Т.е. сколько есть денег? Рассматриваете покупку кита? Если нет - то передумайте, пока не поздно.
3) Задача не сложная. Что бы не спотыкаться - надо идти Вообщем - читайте книжки, их валом. В первую очередь по цифровой схемотехнике.

У вас же в спецификации написано -

C CLK_OUT разобрался.



1) Интерфейс последовательный, график из описания интерфейса в даташите. Чип STV0299B (MULTISTANDARD QPSK AND BPSK DEMODULATION)
2) А почему сразу кит ? В чем может быть проблема в самостоятельном разведении платы (у меня есть опыт) ?
Передумывать однозначно не буду. В принципе меня нет так интересует цена как количество ног.
Предложите не дорогой кит для моей задачи доставаемый в Украине, может и куплю если цена будет обоснована

Кит Вам даст быстрый старт и отсутствие головной боли от ошибок при разработке схемы и платы.



Ну, батенька, может Вам его лично еще и привезти?
Есть поисковики - смотрите какие есть киты и спрашивайте.

Вот это для старта подойдет, смогу я на этом чипе реализовать свою задачу? Там Cyclone II

Может и подойдет, но продавец в К-и-та-е... со всеми вытекающими...

Звоните сюда
http://www.altera.com/servlets/contactsale...;WT.oss=Ukraine
Говорите - хочу кит, имею xx$. Что можете посоветовать?

Если нет денег на кит, можно купить у кого-нибудь отработанную (т.е. больше не нужную) рабочую плату на нужной микросхеме.
Киты в общем-то избыточны, и за счет этого дороги...

Я там часто заказываю, так что это не проблема.
Наши барыги цены такие лупят что даже спрашивать не хочется .

А что значит может и подойдет, в чем может быть проблема, скорость, память ?

По памяти и скорости думаю хватит.
Вам надо 188x8х10 = 15040 бит.
В CII их начиная с 119808. 40 MHz тоже легко.

Есть вариант на Xilinx
http://starterkit.ru/html/index.php?name=s...=view&id=14
Продают в Украине эти -
http://www.evodbg.com/

Цены неадекватные. (По крайней мере для этих поделок) Надо звонить и стыдить
Посмотрите может на стартер-ките есть плата с FPGA и MCU которая Вам подойдет.

Посмотрел на разводку плат у китов , в простых вариантах не вижу ничего сложного с разводкой, я разводил и посложнее.Так что попробую развести сам все равно это придется делать .
Теперь вопрос
1) где посмотреть распиновку выходов на EP3C5E144C8N? Где выхода питание ,где кварц, куда подключать конфигурационную память , может есть что то типа Reference schematic ? Как у ПЛИС называется документ описывающий выхода микросхемы?
2) Есть ли значение куда я подключу высокоскоростные сигналы (CLK, DATA) может под них выделяются конкретные выхода у ПЛИС или можно настроить любой выход для этих скоростей?

Добрый день.
Всё это Вы сможете узнать в data sheets и user guide для конкретного кристалла. На все Ваши вопросы там есть ответы. Заходите на сайт Altera и ищите.
Удачи.

Скачайте документацию на кит Кит
там и схема есть.

Так а что по поводу подключения высоко скоростных сигналов, есть значение на каике пины я их повешу или нет?

Значение имеет.
"Чтобы задать вопрос надо знать половину ответа" (кто-то из умных)
Рекомендую читать документацию ДО рисования схемы и разводки платы.
Все равно это придется делать.

Лучше всего, наверное, внимательно изучить даташит на выбранную плис. Так указывают, какие типы пинов есть и сразу цоколевка приводится. Если начинаете только, рекомендую использовать модули, на них уже есть обвязка, память, конфигурационная память р др. Плюс, если что спалите, можно заменить быстро...

Документацию скачал , схему не нашел. Можно прямую ссылку ?


Так как я с ПЛИС знаком поверхностно то я не знаю как называются в плис высокоскоростные входа, вы хоть скажите какое название искать в даташите.

Не нахожу я на сайте Altera документации по конкретному чипу, есть только описание всего семейства . Дайте пожалуйста ссылку где на сайте Altera лежит документация на интересующий меня чип?Конкретно EP3C5E144C8N а то как то с налёта не получается быстро сориентироваться в документации

Скачайте Quartus с Alter'ы и начинайте делать в нем схему. Он вам сам скажет, на какие ноги можно подавать тактовые сигналы, и влезет ваша схема в кристалл или нет

Уже скачал. "Написал" пару примеров ,отладил . Но по поводу того куда прикручивать конфигурационную память и генератор я ничего не встречал
Я "пишу" на Verilog, а не рисую схему

Да, тяжело перестроить мозг на работу с ПЛИС после МК.

Добрый день.
http://www.altera.com/literature/dp/cyclone3/EP3C5.pdf - здесь описаны все пины выбранного Вами кристалла, в том числе по их функциям.
http://www.altera.com/literature/hb/cyc3/cyc3_ciii51016.pdf - описание возможных режимов конфигурирования.

Кроме того, не забудьте побеспокоится о программаторе (ByteBlaster). и для отладочных конфигурирований кристалла и, потом, для прошивки конфигурационной ПЗУ.

Удачи Вам, Вы в самом начале пути.

А такое описание пинов для моего чипа можно где то найти?

RTFM!

http://www.altera.com/literature/lit-dp.js...owspreadsheet=y

Есть там схема, правда для EP3C25, неважно. Скачайте экзешник. Там ещё есть файл My First FPGA Design Tutorial.pdf , смотрели?
А какие проблемы с пинами, у Вас не такая уж высокая частота.У меня например шина данных 18 бит отправляется на ЦАП при тактовой 220МГц,проблем не видел. Вот только тактовую нужно завести на ножку CLK.

Я же не знаю что для ПЛИС значит высокая скорость.

По поводу сигнала CLK , получается что сигнал CLK с модулятора нужно подключить к определенному входу ПЛИС который тоже называется CLK? Я правильно понял?

Да,таких ножек там несколько,выбирайте для удобной разводки нужную.

Позволю себе несколько советов.
Можно и без кита начинать осваивать, ничего особо сложного в этом нету. По крайней мере я так и делал при освоении FPGA и DSP. Нарисовал примерную схему. Написал минимальный код. Развел сигналы по ножкам. Почитал на что Quartus ругается и пытаюсь это устранить или обойти (входы-выходы PLL, LVDS). Описываю констрейны. Сразу можно прикинуть быстродействие с помощью TimeQuest. Развожу плату и параллельно редактирую раскладку(разводку) сигналов в Quartuse по ножкам FPGA. Так получается наиболее надежно. Т.к. не раз сталкивался с противоречиями в документации и в реальности, непонятностях и т.п.