Сгенерировал FIFO в Xilinx Core Generator. Моделирую его в Aldec 6.3.
Сначала сбрасываю FIFO, потом пишу данные, но WrAck'и не выставляются и Empty всегда стоит в '1'.
В чем дело?
Полная версия этой страницы: Неправильно моделируется Coregen'овское fifo
Форум разработчиков электроники ELECTRONIX.ru > Программируемая логика ПЛИС (FPGA,CPLD, PLD) > Работаем с ПЛИС, области применения, выбор
Цитата(D-Luxe @ Jun 16 2011, 20:36) 
Сгенерировал FIFO в Xilinx Core Generator. Моделирую его в Aldec 6.3.
Сначала сбрасываю FIFO, потом пишу данные, но WrAck'и не выставляются и Empty всегда стоит в '1'.
В чем дело?
Сначала сбрасываю FIFO, потом пишу данные, но WrAck'и не выставляются и Empty всегда стоит в '1'.
В чем дело?
С Aldec не знаком. Использую ModelSim. Там все ядра моделируются адекватно.
Цитата(AlphaMil @ Jun 16 2011, 21:48)
С Aldec не знаком. Использую ModelSim. Там все ядра моделируются адекватно.
Какую версию юзаешь?
Был случай, неправильно моделировалось в ModelSim FIFO.
Были абсолютно неживые флаги "почти пустой" и "почти полный", насколько я помню.
Причем, в реальности всё работало.
Скорее всего сам чего-то накосячил, но пока не понял, чего именно.
Были абсолютно неживые флаги "почти пустой" и "почти полный", насколько я помню.
Причем, в реальности всё работало.
Скорее всего сам чего-то накосячил, но пока не понял, чего именно.
Полярность Reset правильная?
Цитата(Koluchiy @ Jun 17 2011, 00:26)
Был случай, неправильно моделировалось в ModelSim FIFO.
Были абсолютно неживые флаги "почти пустой" и "почти полный", насколько я помню.
Причем, в реальности всё работало.
Скорее всего сам чего-то накосячил, но пока не понял, чего именно.
Были абсолютно неживые флаги "почти пустой" и "почти полный", насколько я помню.
Причем, в реальности всё работало.
Скорее всего сам чего-то накосячил, но пока не понял, чего именно.
Наверное это моя ситуация, насчет накосячил не могу сказать - корку не трогал.
Цитата(Джеймс @ Jun 17 2011, 00:59)
Полярность Reset правильная?
Правильная, по сбросу сбрасывается full в ноль.
Сегодня нашел ошибку, нужно было проинициализировать RdReq нулем. Инициализация влияет только на симуляцию, на железе без этого будет работать.
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.