Помощь - Поиск - Пользователи - Календарь
Полная версия этой страницы: Маршрут проектирования СБИС
Форум разработчиков электроники ELECTRONIX.ru > Cистемный уровень проектирования > Разработка цифровых, аналоговых, аналого-цифровых ИС
Dremlin
Помогите разобраться с общей схемой маршрута проектирования. В литературе не встретил ясной схемы с чётко понятной последовательностью этапов, возможно, подскажете, где её можно найти.
На данный момент прочтено:
  1. глава о маршруте в "Системы-на-кристалле. Проектирование и развитие" Немудрова и Мартина;
  2. статья Бухтеева "Методы и средства проектирования систем на кристалле";
  3. статьи сотрудников ФГУП РНИИКП и НПП "Цифровые решения" "Проектирование СБИС типа система на кристалле. Маршрут проектирования".

Я правильно понимаю, что в ходе проектирования СБИС проходятся 4 этапа верификации: моделирование на поведенческом уровне в САПР, моделирование топологии в САПР с учётом паразитных нагрузок от межсоединений, макетирование в ПЛИС и верификация макетного образца СБИС? На какой из этапов приходится возвращаться при неудовлетворительных результатах верификации? Насколько достоверно макетирование в ПЛИС отражает работу будущей СБИС? Насколько сокращает сроки и стоимость проектирования применение макетирования в ПЛИС?

Спасибо!
BarsMonster
Цитата(Dremlin @ Jun 18 2011, 06:21) *
Помогите разобраться с общей схемой маршрута проектирования. В литературе не встретил ясной схемы с чётко понятной последовательностью этапов, возможно, подскажете, где её можно найти.
На данный момент прочтено:
  1. глава о маршруте в "Системы-на-кристалле. Проектирование и развитие" Немудрова и Мартина;
  2. статья Бухтеева "Методы и средства проектирования систем на кристалле";
  3. статьи сотрудников ФГУП РНИИКП и НПП "Цифровые решения" "Проектирование СБИС типа система на кристалле. Маршрут проектирования".

Я правильно понимаю, что в ходе проектирования СБИС проходятся 4 этапа верификации: моделирование на поведенческом уровне в САПР, моделирование топологии в САПР с учётом паразитных нагрузок от межсоединений, макетирование в ПЛИС и верификация макетного образца СБИС? На какой из этапов приходится возвращаться при неудовлетворительных результатах верификации? Насколько достоверно макетирование в ПЛИС отражает работу будущей СБИС? Насколько сокращает сроки и стоимость проектирования применение макетирования в ПЛИС?

Спасибо!


Попробую ответить я :-)

Прогонять схему в ПЛИС - имеет смысл только если микросхема делаться будет как HardCopy с сохранением всех особенностей ПЛИС с гарантированной работоспособностью.
В остальном - моделированые симуляторы ничем не хуже (и даже лучше).
ПЛИС в какой-то степени поможет оценить насколько правильная цифровая схема (что впрочем легко и в симуляторе прогоняется), но с конечными задержками, паразитными нагрузками, рабочими частотами и энергопотреблением не будет иметь ничего общего.

Верификации - если выкинуть ПЛИС, то остается добавить лишь LVS - проверка соответствия конечных масок схеме которую желали получить.
Возвращяться - в зависимости от того что поменяли - общих правил нет.

Инфу также можно загуглить по "asic flow"
cdsinit
Цитата(BarsMonster @ Jun 20 2011, 04:25) *
Прогонять схему в ПЛИС - имеет смысл только если микросхема делаться будет как HardCopy с сохранением всех особенностей ПЛИС с гарантированной работоспособностью.
В остальном - моделированые симуляторы ничем не хуже (и даже лучше).

ПЛИС быстрее симулятора.
Сначала имеет смысл отладить модель процессора на симуляторе, а потом прошить в ПЛИС и пропустить гораздо более объемные тесты.
В ПЛИС можно встроить логический анализатор, позволяющий контролировать внутренние сигналы.
http://www.electronics.ru/journal/article/1062
Прототипирование на ПЛИС позволяет хорошо проверить логическую модель перед началом работ по синтезу топологии интгральной схемы.
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.
Invision Power Board © 2001-2025 Invision Power Services, Inc.