решил я еще раз перепроверить все через gate level simulation
:D
( не спрашивайте почему не RTL - в простом ответе
- проект который есть, достался интересный, смесь VHDL и Verilog, и:- ModelSim , Questa - просто сыпет багами, причем некоторые - чисто хеза Mentor продуктов
- VCS - ессно ругается на VHDL etc
- NCSim - ругается тоже на много что бы просто и/или быстро исправить )
Вообщем по Gate Level + NCsim ( опять же, единственный , кто запустил без танцев с бубном ) хотел бы спросить вот о чем :
- для TestBench надо ?
и если да - куда правильно прилаживать
Код
altera_reserved_tms:in std_logic;
altera_reserved_tck:in std_logic;
altera_reserved_tdi:in std_logic;
altera_reserved_tdo:out std_logic;
altera_reserved_tck:in std_logic;
altera_reserved_tdi:in std_logic;
altera_reserved_tdo:out std_logic;
каков смысл их ? если CLK можно брать из TestBench ...
- стоит сравнивать Wave ( по разумным сигналам ) с Signal Tap ? или это путь в никуда ?