Пытаюсь развести BGA c шагом 1мм в четырех слоях
Надо вывести сигналы из восьми рядов
Реально ли это сделать не используя межслойных замурованных переходных отверстий?
Если да то как
Толщина проводника 0.12мм перех отверстия - 0.4мм

переходное от 0.2х0.45, до .25х0.55
между виа водить во внутренних слоях, по необходимости, по два проводника в канале, 0.1 ширина, 0.1 зазор, зазор - лучше больше.

А via совмещать с КП BGA нормально?

зачем совмещать? у вас сетка кп 1мм, и сетка виа тож 1мм. Не надо делать виа в кп бга, для 1мм это совершенно лишнее.

Ладно попытаюсь, спасибо

к примеру выглядит это так...

Если считать "в лоб", то 8 рядов только сигнальных пинов на двух слоях(для 4-х слойной платы, если я правильно понял) даже при норме 0.1/0.1мм не выводятся. Но на самом деле есть доп. каналы вывода по центральным осям корпуса и по его диагоналям. Так что можно, но нужно внимательно смотреть на конкретный пинаут.
Если речь о 4-х сигнальных слоях, то на них и бОльшие корпуса выводятся без проблем и особых ухищрений.

ЗЫ f0GgY, картинки с переходными тут мало, главное придумать как собственно трассы из-под корпуса выводить. Небольшой примерчик в доке показан. Где-то есть дока от той же Xilinx с вариантами трассировки для нескольких типов BGA.

Нажмите для просмотра прикрепленного файла

мм, пардон, не обратил внимания про условие в 4 слоя.

4 слоя это вся борда?

upd
Uree, я картинку привёл для вопроса о размещения виа не в кп бга , а как выводить непосредственно проводники, тут да, ваш документ полезнее

А сколько ног задействовано? Корпус сплошной, без дыр?
Если ног много, ИМХО, без правильного расположения(сигналов) - может не получиться. Или придется залазить на слои питания.

4 сигнальных слоя дыр нет задействовано 96% ног в той части где я бьюсь свободных ног практически нет

Не мучайтесь. 6 или 8 слоев. Даже если сигналы разведете в 4-х слоях, что с питанием делать будете??
Пардон, не заметил сигнальных. Тогда надо больше конкретики, чтобы сказать - да. В общем пробовать.

Ant_m, так если 4 слоя сигнальных, следовательно есть слои и на плейны питания. В чём проблема центр ядра закинуть на один из них.

если 4 слоя сигнальных, то как минимум весь стек 6 слоёв?

Общее колво слоев 12

Верхний и нижний тоже сигнальные но я не хочу их задействовать из-за соображений ЭМ совместимости

Зря. Верхний слой очень полезный, сразу 2 шарика можно вытащить наружу. И если сигналы далеко от BGA не отводить, а уходить опять во внутренние слои, то ЭМС не пострадает.

Ну да самый передний ряд в слое топ, однако потом все равно убрать его на внутренние слои

Посмотрел-вспомнил свой проектик...
BGA784, заполнение ~70%. 5 сигнальных слоев, включая top и bottom. Top и bottom почти пустые - используются только для низкосокоростных сигналов (i2c и светодиоды и пр чушь). Но в некоторых местах было узковато. И еще - у всех via неиспользуемые конт. площадки удалены, это серьезно добавляет место для трассировки.

А PCAD позволяет удалять КП во внутренних слоях для Via если нет подсоединения или требуется более продвинутая прога?

Не уверен, давно уже не на pcad. Помнится, в pcad, я делал специальные типы(модификации??) via, а потом ручками их менял. Геморрой был еще тот.. И то, это делалось только для сигнальных via - чтобы питание пошире получилось.

Вроде процесс пошел... Если удастся развести выложу сюда трассировку

Не совсем. Для каждого варианта присоединения нужно создать отдельный тип виа с площадками только на нужных слоях. В общем, жыть можно.