Почему по шине PLB чтение регистра из ПЛИС занимает порядка 60 тактов.
Хотя в спецификации написано 16.
Как сократить это значение?
Полная версия этой страницы: PLB шина Xilinx
Форум разработчиков электроники ELECTRONIX.ru > Программируемая логика ПЛИС (FPGA,CPLD, PLD) > Работаем с ПЛИС, области применения, выбор
Цитата(D-Luxe @ Sep 3 2011, 11:06) 
Почему по шине PLB чтение регистра из ПЛИС занимает порядка 60 тактов.
Хотя в спецификации написано 16.
Как сократить это значение?
Хотя в спецификации написано 16.
Как сократить это значение?
Оптимизацию O-2 или O-3 включите.
При работе из внешней памяти включите кэш.
А если надо быстрее - переходите на FSL и AXI.
Цитата(VladimirB @ Sep 3 2011, 23:46)
Оптимизацию O-2 или O-3 включите.
При работе из внешней памяти включите кэш.
А если надо быстрее - переходите на FSL и AXI.
При работе из внешней памяти включите кэш.
А если надо быстрее - переходите на FSL и AXI.
Как включить оптимизацию ?
Цитата(D-Luxe @ Sep 4 2011, 12:11)
Как включить оптимизацию ?
Вот так:
Код
// разрешаем кэш инструкций и кэш данных
XCache_EnableICache( 0x80000001 );
XCache_EnableDCache( 0x80000001 );
XCache_EnableICache( 0x80000001 );
XCache_EnableDCache( 0x80000001 );
Цитата(D-Luxe @ Sep 3 2011, 11:06)
Почему по шине PLB чтение регистра из ПЛИС занимает порядка 60 тактов.
А кэш может и вообще не при чем, - автор даже не указал, от какого до какого момента проходит 60 тактов.
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.