Доброго времени суток!
Моделирую блок SRAM на симуляторе HSIM.
В схемах ввода-вывода используются усилители чтения, показанные на sa.png
Дифференциальный сигнал на битовых линиях должен иметь малый размах и пологие фронты,
однако с настройками по умолчанию симулятор изображает его в ступенчатом виде (hsim_default.png)
Установка параметров на максимальную точность
.hsimparam subckt=RAM_1Kx16 HSIMANALOG=3
.hsimparam subckt=RAM_1Kx16 HSIMSPEED=0
дала небольшое улучшение, которое, тем не менее, нельзя назвать достаточным (hsim_analog.png)
Время моделирования при этом возросло в 5 раз.

Какие настройки симулятора помогут решить проблему?
Есть-ли в HSIM настройки точности, которые можно применять также к узлам (net), а не только к блокам (subcircuit/instance)?

У HSIM есть ещё немало настроек точности:

Можно увеличить точность записи результатов (.param hsimfsdbdouble=1)

А также увеличить точность моделирования:
.param hsimspice=3
.param hsimspeed=0
.param hsimvdd=ваше_значение
.param hsimtaumax=0.1n - по умолчанию 2n
.param hsimtimescale=1 (в пикосекундах)

Насчёт повышения точности в узлах команды сейчас не вспомню.

Кстати, а XA не пробовали напустить? Level 3 было бы вполне достаточно.

С этими параметрами HSIM cчитает DC почти час, результата пока нет.

Приемлемые результаты дал Nanosim с настройками повышенной точности.

В конце концов запустил на XA, однако на уровне 3 скрываются некоторые ньюансы.
Приемлемое качество моделирования выходит только на уровне 4. Считается подозрительно быстро.

Спасибо за ответ.

Смотрю на первый рисунок - и у меня вопрос не по теме - в физической реализации ASIC как удается управлять тем, куда подключается bulk у транзисторов? Это чтоли SOI аль еще что?

Схема из первого рисунка проектируется под объемный кремний с P-подложкой и N-карманом.
В данном случае подложка заземлена, поэтому bulk у N-транзисторов также сидит на земле.
P-транзисторы находятся в N-кармане, потенциал которого можно установить как VDD, так
и какой-нибудь другой. Чтобы управлять терминалами bulk N-транзисторов, требуется
технологическая опция Deep NWELL, позволяющая изолировать группу N-транзисторов
в локальном P-кармане. Реализация раздельных карманов весьма затратна по площади.

В КНИ дела обстоят проще, каждый транзистор изначально находится в своем "кармане",
который может иметь контакт для задания потенциала, а может не иметь (floating body)

cdsinit был первым, не буду повторяться

Угу, XA мне нравится.
Попробовал даже 2011.09, но что-то помедленнее 2010.12 на моих примерах и памяти кушает больше.

Кстати, цифры не приведёте ли?
Просто интересно, как различные симуляторы считают.

Стало самому интересно.
Установил настройки точности так, чтобы симуляторы работали примерно одинаковое время.
Теперь в схеме частично экстрагированы паразиты (в массиве ячеек памяти)
Результаты расчета на XA выделяются на общем фоне.

У меня на преимущественно цифровых схемах возникал эффект резкого роста времени моделирования в XA при переходе с level 4 на level 5. У вас было подобное?
Level 3 и 4 считают примерно одинаково.
На level 5 это, видимо, вызвано включением LTE метода.

cdsinit, не откажете ли в просьбе привести результаты с цифрами - число транзисторов, резисторов и т.д., настройки, время моделирования (XA в различных режимах особенно интересен).

Element statistics:
-----------------------------------------------
|_type_____|_format_|_count___|_unique_models_|
|----------+--------+---------+---------------|
|_NMOS_____|_HSPICE_|_145846__|_29____________|
|_PMOS_____|_HSPICE_|_215250__|_28____________|
|_V________|_HSPICE_|_6_______|_2_____________|
|_SIMPLE_C_|________|_954432__|_______________|
|_SIMPLE_R_|________|_782336__|_______________|
|_VCD/VEC__|________|_30______|_______________|
|_TOTAL____|________|_2097900_|_59____________|
|---------------------------------------------|

Паразитные резисторы сетки питания не экстрагировались.
Чтобы облегчить сходимость DC-анализа, для всех ячеек установил начальные условия:
.ic v(*.cell_*) = 0
.ic v(*.cell_b*) = vcore
...

Уроки коллекции