Здравствуйте, возникла такая проблема. В проекте, с которым мне нужно разобратся, используется Dual-Port Block Memory. При подаче питания, в эту память загружаются коды. Через порт А. А потом в зависимости от адреса на порту B, считываются. То есть порт А настроен на запись, а порт B на чтение. Проблема в том что мне не удается смоделировать работу чтения и записи в эту память. Подскажите что я не так далаю.

Вы хоть скажите, для какого это семейства ПЛИС и в чем моделируете...
P.S. Почему clock прерывается? почему WE постоянно высокий? и какой у него вообще активный уровень? почему адреса чтения не повторяют адреса записи? почему наконец данные для записи не меняются (все время 01)?

Для ПЛИС семейства Virtex V50PQ240 нужно смоделировать в Xilinx Foundation 4.1


Это один из вариантов, который тоже не заработал. Сначала по перепадам на входе CLKA по адресам 1C8, 112, 1D0 заносятся данные 01. потом по перепадам на входе CLKB из адресов 112 и 1С8 пытаюсь считать значение 01.


Так в описании указано.



Активный уровень единица.


Повторяются адреса 112 и 1С8.


Я всего лиш хочу разобраться как это работает, получить хоть что-то на выходе. В данном случае 01.

А сигнал WEB у Вас есть? Или это кореген так сгененрировал память, только для чтения из порта B?

Сигнала WEB нет, по порту В происходит только чтение.

По сигналам вроде бы все валидно. Надо бы убедится что симулятор правильно подгрузил корку памяти. Но Foundation настолько древний софт, что я не знаю кто тут что сможет подсказать, может Вам модельсимчик для симуляции взять?

Попробывал сделать то же самое, но в Xilinx ISE 11. Проблема таже. Удалось посмотреть, что данные в память заносятся, но не считываются. Кто нибуть успешно использовал Ip Core Dual Port Mamory RAM?

Не знаю, почему не работает, но я бы вам советовал после окончания записи "уронить" WE в '0' и не прерывать clock-и.

UPD. Стоп! А почему РАЗНАЯ ширина шин адресов и данных на двух портах??
ADDRA[9:0]
ADDRB[8:0]

DIN[7:0]
DOUT[15:0]

Ага, ну корегены и не такие чудеса могут вытворять, типа преобразование рязрядности шин.

Недавно использовал в ISE12.2 А порты ena и enb Вы используете?

For Aleksandr_KPI specially.

Недавно мной раскопан в древнегипетской пещере софт Xilinx XACT 6.0 за 1995 год.
Помогите промоделировать блок памяти.
Да кстати схемный ввод у меня - система Viewlogic и только она.
Также напоминаю что использовать Xilinx ISE 13.2 мне запрещено по религиозным соображениям.
С нетерпением жду....