Возможно ли в ModelSim запустить симуляцию до любого изменения на интересующих входах??? Если да то как?
Иногда просто неудобно выставлять время пошаговой симуляции.
Заранее благодарю

ну хотя бы брекпоинт на сигналы поставить? или $stop в коде выполнить ?

в тестбенче (системверилог):
условие останова + $stop
еще можно finish

Пример из руководства (крайне рекомендуется к прочтению):

в момент останова можно ли как то указать программе, чтоб она не открывала исходный код точки останова?

Как объеденить условия по которым должен произойти breakpoint?
К примеру я исследую шину данных и хотелось бы остановиться как только по шине передается 0x01 или 0х05.

assertions

Пишу на обычном Verilog!!!

как в командном режиме произвести очистку transcript?
почему ModelSim ругается всякий раз, как только использование переменной опережает её определение?
в Quartus все нормально компилится, а в ModelSim не хочет.

На то у них и разные названия. К примеру Modelsim ругается на синтезабельные конструкции, которые спокойно проходят в ActiveHdl

Получается, каждый из них действует по своим собственным понятиям? Вас это не настораживает?

Но это объективная реальность - и если мой босс пишет выражение в инстанции VHDL модуля в назначении порта (а он пользуется Active-HDL), то я для халявного моделсима должен создать сигнал, в него забить выражение и только его подать на порт. Если я хочу модклировать соответственно.

Это так же неизбежно как использовать Альтеру и VHDL в данной конторе, хотя я и сторонник Xilinx и verilog . Пока революцию устроить авторитета не хватает.