Здарова Всем!
Возникла необходимость пользоватся в проекте AXI4, собственные корки соответственно с AXI4 и AXI4-ST + interconnect,
и проект должен работать и на Xilinx и на Altera. У Xilinx есть готовый interconnect. У Альтеры пока нет.
Кто нибудь создавал собственный interconnect, насколько трудоемкая это задача, есть ли темные места в стандарте
Стандарт начал читать, пока не определил сложность, несколько дней его нужно будет курить до полного понимания.
Спасибо!
Полная версия этой страницы: AXI4 Interconnect
Форум разработчиков электроники ELECTRONIX.ru > Программируемая логика ПЛИС (FPGA,CPLD, PLD) > Системы на ПЛИС - System on a Programmable Chip (SoPC)
Цитата(antsu88 @ Sep 28 2011, 10:21) 
Кто нибудь создавал собственный interconnect, насколько трудоемкая это задача, есть ли темные места в стандарте
Там всё просто. Поключался на Virtex6 к ядру Xilinx через AXI. Пример здесь
Приветствую!
Я как раз разбираюсь с Xilix AXI. Там вроде все исходники в открытом виде. Если не пользоваться Coregen, а ручками все собрать то указав параметр типа FPGA- "rtl" при синтезе не будут использоваться специфические оптимизации под конкретные семейства FPGA. Поэтому может и можно завести и на Altera.
В принципе сделано очень грамотно и модульно-расширяемое но при этом естественно не всегда очень оптимально с точки зрения ресурсов.
Также видел реализацию AXI мастер/slave/interconnect на opencores но пока не щупал.
Успехов! Rob.
Я как раз разбираюсь с Xilix AXI. Там вроде все исходники в открытом виде. Если не пользоваться Coregen, а ручками все собрать то указав параметр типа FPGA- "rtl" при синтезе не будут использоваться специфические оптимизации под конкретные семейства FPGA. Поэтому может и можно завести и на Altera.
В принципе сделано очень грамотно и модульно-расширяемое но при этом естественно не всегда очень оптимально с точки зрения ресурсов.
Также видел реализацию AXI мастер/slave/interconnect на opencores но пока не щупал.
Успехов! Rob.
Цитата(RobFPGA @ Sep 29 2011, 14:42)
Приветствую!
Я как раз разбираюсь с Xilix AXI. Там вроде все исходники в открытом виде. Если не пользоваться Coregen, а ручками все собрать то указав параметр типа FPGA- "rtl" при синтезе не будут использоваться специфические оптимизации под конкретные семейства FPGA. Поэтому может и можно завести и на Altera.
В принципе сделано очень грамотно и модульно-расширяемое но при этом естественно не всегда очень оптимально с точки зрения ресурсов.
Также видел реализацию AXI мастер/slave/interconnect на opencores но пока не щупал.
Успехов! Rob.
Я как раз разбираюсь с Xilix AXI. Там вроде все исходники в открытом виде. Если не пользоваться Coregen, а ручками все собрать то указав параметр типа FPGA- "rtl" при синтезе не будут использоваться специфические оптимизации под конкретные семейства FPGA. Поэтому может и можно завести и на Altera.
В принципе сделано очень грамотно и модульно-расширяемое но при этом естественно не всегда очень оптимально с точки зрения ресурсов.
Также видел реализацию AXI мастер/slave/interconnect на opencores но пока не щупал.
Успехов! Rob.
А что вы имеете ввиду "ручками"? А где Xilinx сорцы положил, в какой папке?
Я смотрел вроде бы тут нет -> \\Xilinx\13.2\ISE_DS\ISE\vhdl\src\XilinxCoreLib
Нужно еще посмотретъ opencores
Приветствую!
Ну вообще-то корки лежат в
КУДА_ВЫ_ISE_ПОСТАВИЛИ\ISE_DS\ISE\coregen\ip\ для CoreGen
КУДА_ВЫ_ISE_ПОСТАВИЛИ\ISE_DS\EDK\hw\XilinxProcessorIPLib\pcores\ для EDK
В частности: ТРАМТАРАРАМ\ISE_DS\ISE\coregen\ip\xilinx\primary\com\xilinx\ip\axi_interconnect_v1_03_a
Ручками - это если вставлять исходники из корки без использования coregen - я планирую использовать AXI в системе на базе VIRTEX5 а Corgen говорит что мол AXI только для 6 и выше серий заточен. Вот и решил я разобраться что и как там внутри и можно ли это будет использовать.
На первый взгляд - жить будет. На данный момент - 10G Ethernet контроллер - две штуки, DMA controller - 2 штуки, DDR2 controller 1 штука, SRIO - AXI bridge 1 штука, Microblaze для мелкого сервиса - 1 штука, портсигар золотой - 1 штука
, живут на 128 бит/125 MHz AXI
Успехов! Rob.
Ну вообще-то корки лежат в
КУДА_ВЫ_ISE_ПОСТАВИЛИ\ISE_DS\ISE\coregen\ip\ для CoreGen
КУДА_ВЫ_ISE_ПОСТАВИЛИ\ISE_DS\EDK\hw\XilinxProcessorIPLib\pcores\ для EDK
В частности: ТРАМТАРАРАМ\ISE_DS\ISE\coregen\ip\xilinx\primary\com\xilinx\ip\axi_interconnect_v1_03_a
Ручками - это если вставлять исходники из корки без использования coregen - я планирую использовать AXI в системе на базе VIRTEX5 а Corgen говорит что мол AXI только для 6 и выше серий заточен. Вот и решил я разобраться что и как там внутри и можно ли это будет использовать.
На первый взгляд - жить будет. На данный момент - 10G Ethernet контроллер - две штуки, DMA controller - 2 штуки, DDR2 controller 1 штука, SRIO - AXI bridge 1 штука, Microblaze для мелкого сервиса - 1 штука, портсигар золотой - 1 штука
, живут на 128 бит/125 MHz AXI Успехов! Rob.
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.