Привет Всем!
Есть ли прога которая обрбатывает исходник написанный на VHDL и преобразует его исходник на Verilog и наоборот???
Второй вопрос:
Есть ли прога которая иерархически описанный проект преобразует в плоский? Ну т.е мы же знаем что любая иерархически описанная схема - это просто схема и способ её описания не важен. Поэтому хотелось бы к примеру по NetList'у получить простой исходник.
Заранее спасибо...
Полная версия этой страницы: Трансляция Verilog <-> VHDL
Форум разработчиков электроники ELECTRONIX.ru > Программируемая логика ПЛИС (FPGA,CPLD, PLD) > Среды разработки - обсуждаем САПРы
Цитата(Fynjisx @ Sep 30 2011, 07:22) 
Привет Всем!
Есть ли прога которая обрбатывает исходник написанный на VHDL и преобразует его исходник на Verilog и наоборот???
Второй вопрос:
Есть ли прога которая иерархически описанный проект преобразует в плоский? Ну т.е мы же знаем что любая иерархически описанная схема - это просто схема и способ её описания не важен. Поэтому хотелось бы к примеру по NetList'у получить простой исходник.
Заранее спасибо...
Есть ли прога которая обрбатывает исходник написанный на VHDL и преобразует его исходник на Verilog и наоборот???
Второй вопрос:
Есть ли прога которая иерархически описанный проект преобразует в плоский? Ну т.е мы же знаем что любая иерархически описанная схема - это просто схема и способ её описания не важен. Поэтому хотелось бы к примеру по NetList'у получить простой исходник.
Заранее спасибо...
1. http://www.syncad.com/vhdl_verilog_translator.htm
Но не все так гладко, как хотелось бы.
2. Не встречал
Цитата(Fynjisx @ Sep 30 2011, 07:22)
Привет Всем!
Есть ли прога которая обрбатывает исходник написанный на VHDL и преобразует его исходник на Verilog и наоборот???
Второй вопрос:
Есть ли прога которая иерархически описанный проект преобразует в плоский? Ну т.е мы же знаем что любая иерархически описанная схема - это просто схема и способ её описания не важен. Поэтому хотелось бы к примеру по NetList'у получить простой исходник.
Заранее спасибо...
Есть ли прога которая обрбатывает исходник написанный на VHDL и преобразует его исходник на Verilog и наоборот???
Второй вопрос:
Есть ли прога которая иерархически описанный проект преобразует в плоский? Ну т.е мы же знаем что любая иерархически описанная схема - это просто схема и способ её описания не важен. Поэтому хотелось бы к примеру по NetList'у получить простой исходник.
Заранее спасибо...
По поводу программ сказать точно не могу. Как вариант можешь глянуть на ряд библиотек - хттп://www.questatechnologies.com/, может что найдешь подходящее.
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.