Необходимо в системе с 32-разрядным МК использовать 64-разрядный SO-DIMM DDR2 (200 pin)
Интерфейс МК: A0-A16, D0-D31, DM0-DM3, (diff)DQS0-DQS3, RAS,CAS,WE, CS0-CS1, (diff)CLK, CKE
Интерфейс SODIMM: A0-A15, D0-D63, DM0-DM7,(diff)DQS0-DQS7, RAS,CAS,WE, S0-S1, (diff)CLK0-CLK1, CKE0-CKE1

Пока надумалось так:
- клоки размножить через zero delay буферы (где-б их только найти) или через резистор;
- данные подать через какой-нибудь шинник (можно и с нулевой задержкой) типа CBTLV3857 и.т.п. (вот вопрос - пречарджнутый брать или нет) 32-63 димма на 0-31 димма (соответственно, младшая половина как есть);
- аналогично подать c DM0-DM4 на DM0-3 и 4-7, DQS0-3 - 0-3 и 4-7
- адреса А0-А12 подать как есть, А13 на декодирование старшей - младшей половины данных (наверное, покопать даташит на девайс стробировать RAS или CAS + CLK, логику быструю ещё, конечно, поискать придётся) управление шинниками выше.
- CS, RAS, CAS, WE оттранслировать как есть

насколько рабочая идея?