Буду опираться на аналогии из Xilinx.
Требуется в дизайне на Альтере:
1. Исключить некоторые сигналы из временного анализа. У Xilinx для этого есть констрейн TIG ( http://toolbox.xilinx.com/docsan/xilinx6/b...gd0182_142.html ).
2. Указать, что для некоторых сигналов путь от триггера до триггера дольше, чем период клока (например, тактовая частота высокая, а работа идет на более низкой скорости за счет использования clock enable, частота которых в 2 или 4 раза меньше частоты клока). У Xilinx это называется multi-cycle delays и для этого используется констрейн FROM-TO ( http://toolbox.xilinx.com/docsan/xilinx6/b...cgd0095_55.html ).
В Альтере можно сделать что-то такое? Читал Timing Closure в Квартусовском хэндбуке, как советовали в http://telesys.ru/wwwboards/fpga/231/messages/10002.shtml, но ничего подобного не увидел.
Полная версия этой страницы: Timing constraints in Altera
Форум разработчиков электроники ELECTRONIX.ru > Программируемая логика ПЛИС (FPGA,CPLD, PLD) > Работаем с ПЛИС, области применения, выбор
Цитата(andrew_b @ Nov 7 2005, 01:54) 
Буду опираться на аналогии из Xilinx.
Требуется в дизайне на Альтере:
1. Исключить некоторые сигналы из временного анализа. У Xilinx для этого есть констрейн TIG ( http://toolbox.xilinx.com/docsan/xilinx6/b...gd0182_142.html ).
2. Указать, что для некоторых сигналов путь от триггера до триггера дольше, чем период клока (например, тактовая частота высокая, а работа идет на более низкой скорости за счет использования clock enable, частота которых в 2 или 4 раза меньше частоты клока). У Xilinx это называется multi-cycle delays и для этого используется констрейн FROM-TO ( http://toolbox.xilinx.com/docsan/xilinx6/b...cgd0095_55.html ).
В Альтере можно сделать что-то такое? Читал Timing Closure в Квартусовском хэндбуке, как советовали в http://telesys.ru/wwwboards/fpga/231/messages/10002.shtml, но ничего подобного не увидел.
Требуется в дизайне на Альтере:
1. Исключить некоторые сигналы из временного анализа. У Xilinx для этого есть констрейн TIG ( http://toolbox.xilinx.com/docsan/xilinx6/b...gd0182_142.html ).
2. Указать, что для некоторых сигналов путь от триггера до триггера дольше, чем период клока (например, тактовая частота высокая, а работа идет на более низкой скорости за счет использования clock enable, частота которых в 2 или 4 раза меньше частоты клока). У Xilinx это называется multi-cycle delays и для этого используется констрейн FROM-TO ( http://toolbox.xilinx.com/docsan/xilinx6/b...cgd0095_55.html ).
В Альтере можно сделать что-то такое? Читал Timing Closure в Квартусовском хэндбуке, как советовали в http://telesys.ru/wwwboards/fpga/231/messages/10002.shtml, но ничего подобного не увидел.
проверить практикой, прописать эти констрейны в симплифае и импорнуть в квартус, посмотреть как он их обзовет
В Assingment Editor находите узел и назначаете
1. Cut timing path
2. настройки из группы Multicycle
1. Cut timing path
2. настройки из группы Multicycle
Цитата(Sergey'F @ Nov 7 2005, 10:51)
В Assingment Editor находите узел и назначаете
1. Cut timing path
2. настройки из группы Multicycle
1. Cut timing path
2. настройки из группы Multicycle
Да, оно самое. Спасибо!
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.